4. MIPI CSI-2接口详解
MIPI CSI-2，这玩意儿在嵌入式视觉领域，你躲不开。说白了，它就是摄像头和处理器之间的一条专用高速公路。我做了这么多年工业相机，跟它打交道最多。今天咱们就把这条路的底细彻底扒一扒。
4.1 MIPI物理层（D-PHY）—— 信号怎么跑起来的
D-PHY是MIPI的物理层标准，负责把0和1变成真正的电信号。它用的是差分信号对——一对线叫一个Lane。每对线里，一根叫Dp，一根叫Dn。信号靠两根线的电压差来传输，抗干扰能力很强。
D-PHY有两种工作模式：LP（Low Power）和HS（High Speed）。LP模式电压高（1.2V左右），速度慢，但省电。HS模式电压低（200mV差分摆幅），速度快，但功耗大。两者怎么切换？我后面会细说。
关键点：D-PHY的物理层不负责协议解析，它只负责把比特流从发送端搬到接收端。协议解析是CSI-2上层的事。
4.2 Lane速率计算 —— 你的Sensor到底能跑多快
选型时最常遇到的问题：这个Sensor配这个处理器，带宽够不够？要回答这个问题，你得会算Lane速率。
先给公式：
总带宽 = Lane速率 × Lane数量 × 2（DDR双沿采样）
有效带宽 = 总带宽 × 编码效率（D-PHY是8b/10b编码，效率80%）举个例子。一个200万像素的Sensor，30fps，10bit RAW输出。
原始数据量 = 1920 × 1080 × 10 × 30 = 622,080,000 bps ≈ 593 Mbps如果用2 Lane，每Lane速率需要多少？
每Lane速率 = 593 Mbps / (2 × 0.8) ≈ 371 Mbps嗯，D-PHY v1.2的Lane速率上限是1.5 Gbps，371 Mbps绰绰有余。但如果你要4K@60fps，12bit RAW，那数据量就大了去了，可能得上4 Lane甚至8 Lane。
我的经验：实际项目中，我一般留20%~30%的带宽余量。别把Lane速率推到极限，信号完整性会出问题。我曾经在一个项目里把Lane速率推到1.4 Gbps，结果PCB走线稍微长一点就丢包，后来降速到1.2 Gbps才稳定。
4.3 多Lane分配策略 —— 怎么分，有讲究
多Lane不是简单地把数据均分。CSI-2协议规定，数据是以字节为单位在Lane间轮询分配的。举个例子，4 Lane配置下，第一个字节走Lane0，第二个字节走Lane1，第三个字节走Lane2，第四个字节走Lane3，第五个字节又回到Lane0。
这种分配方式叫Byte Interleaving。好处是接收端不需要复杂的重组逻辑，坏处是如果某个Lane出问题，整个帧就废了。
实际项目中，Lane分配要考虑几个因素：
- PCB走线长度匹配：所有Lane的走线长度要尽量一致，差太多会导致skew（偏斜）问题。
- 电源完整性：多Lane同时切换时，瞬间电流很大。电源去耦没做好，眼图会闭合。
- EMI：Lane越多，EMI越难控制。我有个项目，4 Lane全开时辐射超标，后来降成2 Lane才过认证。
| Lane数量 | 适用场景 | 注意事项 |
|---|---|---|
| 1 Lane | 低分辨率、低帧率（如VGA@30fps） | 走线最简单，功耗最低 |
| 2 Lane | 主流嵌入式相机（如1080P@60fps） | 性价比最高，大多数SoC都支持 |
| 4 Lane | 高分辨率、高帧率（如4K@60fps） | PCB设计要小心，skew和EMI是难点 |
| 8 Lane | 工业/医疗高端相机 | 很少用，一般用其他接口替代 |
4.4 LP/HS模式切换 —— 省电与性能的平衡
LP和HS模式的切换，是MIPI协议里一个很巧妙的设计。你想想看，摄像头不是一直在传数据。帧与帧之间有消隐期（blanking），这时候不需要高速传输，切换到LP模式能省不少电。
切换过程是这样的：
- HS模式启动：发送端先拉低Dp线，再拉高Dn线，这叫HS-Entry序列。接收端检测到这个序列后，切换到高速接收模式。
- 数据传输：HS模式下，时钟和数据都在高速差分信号上传输。
- HS模式退出：发送端先拉低Dn线，再拉高Dp线，这叫HS-Exit序列。接收端检测到后，切回LP模式。
注意：LP/HS切换是有时序要求的。HS-Entry和HS-Exit的时序必须严格符合D-PHY规范，否则接收端可能误判状态。我曾经遇到一个案子，Sensor的HS-Exit时序快了50ns，结果接收端一直卡在HS模式，功耗飙高。后来在Sensor寄存器里调了驱动强度才解决。
实际项目中，LP/HS切换的频率取决于帧率和消隐期长度。帧率越高，切换越频繁，LP模式省电的效果就越不明显。所以高帧率应用（比如>120fps）一般会考虑一直保持在HS模式。
4.5 实际项目中的避坑指南
做了这么多年，踩过的坑不少。挑几个典型的说说：
- Lane速率别算太满：我习惯留20%余量。Sensor标称1.5Gbps，我按1.2Gbps算。PCB走线、连接器、线缆都会引入损耗。
- 时钟Lane和数据Lane等长：时钟Lane是数据Lane的参考。如果时钟Lane比数据Lane长很多，接收端采到的数据可能已经偏了一个bit。我一般要求等长误差在±5mil以内。
- 终端匹配电阻不能省：D-PHY要求在接收端加100Ω差分终端电阻。有些SoC内部集成了，有些没有。没加的话，信号反射会让你抓狂。
- LP/HS切换时的毛刺：切换瞬间，电压从1.2V跳到200mV，容易产生毛刺。我一般在电源管脚加一个0.1μF的陶瓷电容，效果不错。
一个小技巧：调试MIPI信号时，别只看眼图。用示波器抓一下LP/HS切换的波形，看看HS-Entry和HS-Exit的时序对不对。很多奇怪的问题，根源都在切换时序上。
嗯，MIPI CSI-2接口的内容就这些。物理层、速率计算、Lane分配、模式切换，这四个点吃透了，大部分项目你都能搞定。记住，理论是基础，但真正让你成长的是项目里的那些坑。多动手，多测试，慢慢就有感觉了。