第三章 CCD工作原理：电荷耦合的奥秘、三相时钟驱动与电荷转移效率分析

好，我们进入正题。CCD 这东西，说白了就是个「电荷的搬运工」。你想想看，光子打进来产生电子，这些电子怎么从感光点跑到输出端？靠的就是电荷耦合。我当年第一次在显微镜下看 CCD 的剖面图时，说实话，被那种精密的「电荷接力」震撼到了。

3.1 电荷耦合：一场精密的电子接力赛

CCD 的核心思想，就是把一个个 MOS 电容排成队，让电荷包像接力棒一样，一站一站传下去。每个 MOS 电容就是一个「桶」，电压控制桶的深浅。电压高，桶就深，能装更多电荷；电压低，桶就浅。

关键概念：电荷耦合的本质，就是通过改变电极电压，让电荷包从一个势阱「滑」到相邻的势阱里。这个过程不需要任何导线连接，纯靠电场控制。

我记得刚入行时，有位老工程师跟我说：「CCD 就像一排水桶，你只要控制每个桶底的高度，水就能自己流过去。」这个比喻我一直记到现在。

3.2 三相时钟驱动：CCD 的心脏节拍

三相时钟，是 CCD 最经典的驱动方式。为什么是三相？两相不行吗？四相呢？我们一个个说。

先看三相的结构。每个像素对应三个电极，分别接三路时钟信号：Φ1、Φ2、Φ3。这三路信号波形相同，相位依次差 120°。

我的经验：设计时钟驱动电路时，最怕的就是时钟交叠时间不够。我曾经在一个项目中，因为时钟上升沿太慢，导致电荷转移不完全，暗电流直接翻了一倍。后来我把时钟整形电路重新调了一遍，问题才解决。

三相驱动的完整流程是这样的：

  1. 初始状态：Φ1 高电平，Φ2 和 Φ3 低电平。电荷包存在 Φ1 电极下的势阱里。
  2. 第一步转移：Φ2 升为高电平，Φ1 保持高电平。此时 Φ1 和 Φ2 下都有势阱，电荷包扩散到两个电极下。
  3. 第二步转移：Φ1 降为低电平，Φ2 保持高电平。电荷包完全转移到 Φ2 下。
  4. 第三步转移：Φ3 升为高电平，Φ2 保持高电平。电荷包再次扩散。
  5. 第四步转移：Φ2 降为低电平，Φ3 保持高电平。电荷包完全转移到 Φ3 下。

你看，一个完整的时钟周期，电荷包移动了一个像素的位置。这就是「三相」的由来。

避坑指南：我曾经见过一个团队，为了省功耗把时钟摆幅从 5V 降到 3.3V，结果电荷转移效率从 0.99999 掉到了 0.9999。别小看这 0.00009 的差距，对于 1000 像素的 CCD，总效率就从 99% 掉到了 90%。时钟摆幅不是随便降的。

下面这张图，是我自己总结的三相时钟驱动时序和电荷转移过程：

三相时钟驱动与电荷转移过程 时钟波形： Φ1 Φ2 Φ3 t0 t1 t2 t3 t4 势阱变化（俯视）： t0 e⁻ Φ2 Φ3 t1 e⁻ e⁻ Φ3 t2 Φ1 e⁻ Φ3 t3 Φ1 e⁻ e⁻ t4 Φ1 Φ2 e⁻ 关键观察： • 电荷始终向高电平电极下移动 • 相邻电极同时高电平时，电荷扩散 • 一个时钟周期移动一个像素位置 时间→

3.3 电荷转移效率（CTE）：CCD 的生命线

CTE，全称 Charge Transfer Efficiency，是衡量 CCD 性能最核心的指标之一。它定义了一次转移中，成功转移到下一级的电荷比例。

公式很简单：

CTE = 成功转移的电荷量 / 总电荷量

但实际工程中，我们更关心的是 总转移效率。假设一个 CCD 有 N 个像素，每个像素的 CTE 是 η，那么总效率就是 η^N。你想想看，如果 η = 0.9999，N = 1000，总效率是多少？

η_total = 0.9999^1000 ≈ 0.9048

也就是说，有将近 10% 的电荷丢失了。这还只是 1000 像素。对于现在的百万像素 CCD，CTE 必须达到 0.999999 以上才行。

注意：CTE 不是常数。它会随温度、时钟频率、信号电荷量变化。我见过最头疼的情况是，低温下 CTE 反而变差——因为低温导致杂质能级冻结，反而影响了电荷转移。

3.4 影响 CTE 的主要因素

我把这些年踩过的坑和学到的经验，整理成了一张表：

因素 影响机制 工程对策
界面态陷阱 Si-SiO₂ 界面的悬挂键会俘获电荷，释放慢 采用埋沟 CCD（BCCD），让电荷在体内传输
体陷阱 工艺引入的杂质能级，俘获-发射时间常数大 提高材料纯度，优化退火工艺
时钟频率 频率越高，电荷转移时间越短，效率下降 在帧率和 CTE 之间做 trade-off
时钟摆幅 摆幅不够，势阱深度不够，电荷溢出不充分 保持 5V 以上摆幅，优化驱动电路
温度 温度影响载流子迁移率和陷阱发射时间 制冷到 -20°C ~ -40°C 可显著提升 CTE
信号电荷量 电荷量太小，容易被陷阱俘获；太大，可能溢出 控制曝光量，避免过曝或欠曝

我的经验：有一次做科学级 CCD，客户要求 CTE 达到 0.9999995。我们试了各种工艺条件都不行。最后发现是时钟驱动芯片的上升沿太慢，导致电荷转移时间不够。换了一款高速驱动芯片后，CTE 直接达标。有时候问题不在芯片本身，而在外围电路。

3.5 埋沟 CCD（BCCD）与表面沟道 CCD（SCCD）

说到 CTE，就不得不提这两种结构。SCCD 是早期结构，电荷在 Si-SiO₂ 界面传输。界面态密度高，CTE 做不高。BCCD 通过在表面注入一层掺杂，把电荷传输通道推到体内，远离界面态。

两者的对比：

参数 SCCD BCCD
传输通道位置 Si-SiO₂ 界面 体内（距界面约 0.5-1μm）
典型 CTE 0.999 ~ 0.9999 0.99999 ~ 0.999999
暗电流 较高（界面态贡献大） 较低（可降低 10-100 倍）
满阱容量 较大 略小（受限于埋沟深度）
工艺复杂度 低 高（需要精确控制注入剂量和深度）

现在绝大多数高性能 CCD 都采用 BCCD 结构。不过 BCCD 也有个缺点——满阱容量比 SCCD 小。我记得有个项目需要大动态范围，我们不得不在 BCCD 基础上做多级放大，才勉强满足要求。

3.6 CTE 的测试方法

实际工作中，怎么测 CTE？我常用的方法是 延时光谱法（Extended Pseudo-Image Sequence, EPIS）。

步骤很简单：

  1. 在 CCD 边缘打一束光，产生一个电荷包。
  2. 读出这个电荷包经过不同转移次数后的信号。
  3. 拟合信号衰减曲线，得到 CTE。

还有一种更直观的方法：X 射线法。用 X 射线照射 CCD，每个 X 光子会产生固定数量的电子-空穴对。通过分析单个 X 射线事件的信号分布，就能反推出 CTE。

核心要点：CTE 是 CCD 设计的「一票否决」指标。如果 CTE 不达标，其他指标再好也没用。设计阶段就要把 CTE 作为约束条件，而不是等流片回来再测。

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