2、CMOS图像传感器架构：像素阵列结构、行选通与列读出、模拟前端（AFE）与ADC
好，咱们进入正题。上一章聊了光电效应的物理基础，这一章我们来看看，这些光子是怎么在芯片内部被“组织”起来的。
CMOS图像传感器的架构，说白了就是一套流水线。光子进来，变成电子，然后被搬运、被放大、被量化。我做了这么多年传感器，最深的感受就是：架构决定了性能的天花板。你像素设计得再好，读出路径上有个瓶颈，整颗芯片就废了。
2.1 像素阵列结构
先看最核心的部分——像素阵列。你可以把它想象成一个巨大的棋盘，每个格子里都是一个像素单元。
核心概念：像素阵列是感光的“农田”，行选通是“灌溉渠道”，列读出是“收割车队”。三者必须协同工作。
2.1.1 像素单元的基本构成
每个像素单元里，通常有这几个东西：
- 光电二极管（PD）：把光子转换成电子。这是感光的核心。
- 传输管（TX）：控制电子从PD转移到浮置扩散区（FD）的开关。
- 浮置扩散区（FD）：一个电容节点，用来暂存电子，并转换成电压。
- 复位管（RST）：把FD复位到已知电位，准备下一次读出。
- 源跟随器（SF）：一个缓冲放大器，把FD上的电压信号缓冲输出。
- 行选通管（RS）：控制这个像素的信号是否被连接到列总线。
我刚开始做像素设计时，总觉得源跟随器就是个简单的跟随器，没什么好调的。后来发现，它的噪声和线性度直接决定了整个传感器的动态范围。嗯，这里要注意，SF管的尺寸和偏置电流，是像素设计的核心权衡点。
2.1.2 常见像素结构对比
| 结构类型 | 晶体管数 | 填充因子 | 噪声性能 | 典型应用 |
|---|---|---|---|---|
| 3T（3晶体管） | 3 | 高 | 较差（无CDS） | 低端、高速 |
| 4T（4晶体管） | 4 | 中等 | 优秀（支持CDS） | 主流消费电子 |
| 5T（5晶体管） | 5 | 较低 | 优秀（支持全局快门） | 工业、机器视觉 |
| 堆叠式（Stacked） | 4+ | 极高 | 优秀 | 高端手机、专业相机 |
你想想看，为什么4T结构成了主流？因为它支持相关双采样（CDS），能有效消除复位噪声。3T结构虽然填充因子高，但噪声大，现在基本只用在一些特殊场景了。
2.2 行选通与列读出
像素阵列是二维的，但我们读数据只能一维一维地读。这就需要一个“寻址”机制。
2.2.1 行选通机制
行选通，就是逐行打开像素的行选通管（RS），让这一行的像素信号同时输出到列线上。
具体流程是这样的：
- 行译码器选中某一行，给这一行的所有像素的RS管栅极加高电平。
- 这一行的每个像素，通过各自的源跟随器，把信号电压驱动到对应的列线上。
- 其他行的RS管处于关闭状态，它们的信号不会干扰列线。
我曾经在一个项目中，行译码器的时序没调好，导致相邻行之间有串扰。画面表现就是：水平条纹。排查了整整两天，最后发现是行选通信号的上升沿太慢，导致两行同时导通了那么几纳秒。避坑指南：行选通信号的驱动能力一定要留够余量。
2.2.2 列读出路径
当一行像素的信号都出现在列线上后，列读出电路开始工作。每一列都有一个列放大器或列采样电路。
列读出的典型步骤：
- 采样：先采样复位电平（RST电平），再采样信号电平（SIG电平）。
- 相关双采样（CDS）：在列级做减法，消除复位噪声和固定模式噪声（FPN）。
- 缓冲：把信号缓冲后，通过列选择开关，逐列输出到水平总线。
个人经验：列读出路径的带宽设计很关键。如果列总线上的寄生电容太大，信号建立时间不够，就会导致列间串扰。我一般会在列总线两端加匹配电容，保证信号完整性。
2.3 模拟前端（AFE）与ADC
信号从列总线出来后，还是模拟信号。要变成数字信号，得经过模拟前端和ADC。
2.3.1 模拟前端（AFE）
AFE的作用，说白了就是“调理”信号。它通常包含：
- 可编程增益放大器（PGA）：把信号放大到ADC的满量程范围。增益可以编程，适应不同光照条件。
- 偏移校正（Offset Calibration）：消除电路本身的直流偏移。
- 抗混叠滤波器（AAF）：滤除高频噪声，防止ADC采样时发生混叠。
我记得有一次，客户反馈说暗场下图像有固定条纹。查到最后，是AFE的PGA增益设置不当，导致列放大器的失调电压被放大了。后来我们在AFE里加了一路暗像素校准通道，问题就解决了。
2.3.2 ADC架构选择
CMOS图像传感器里，ADC的架构选择直接影响芯片的面积、功耗和速度。
| ADC类型 | 速度 | 面积 | 功耗 | 分辨率 | 典型应用 |
|---|---|---|---|---|---|
| 单斜率ADC | 慢 | 小 | 低 | 10-14bit | 主流手机、安防 |
| 逐次逼近（SAR） | 中 | 中 | 中 | 10-12bit | 工业、医疗 |
| 流水线（Pipeline） | 快 | 大 | 高 | 10-14bit | 高速、科学级 |
| 列级ADC（Column ADC） | 中 | 大（但并行） | 中 | 10-14bit | 高分辨率、高帧率 |
你想想看，为什么手机传感器大多用单斜率ADC？因为它面积小、功耗低，而且列级并行可以实现很高的等效吞吐量。虽然单个转换速度慢，但几千列同时工作，帧率照样能上去。
注意：ADC的参考电压（Vref）质量直接影响转换精度。我见过不少项目，ADC设计得很好，但参考电压上有纹波，导致图像出现垂直条纹。参考电压的退耦电容，千万别省。
2.4 整体架构流程图
下面这张图，把整个CMOS图像传感器的信号流串起来了。从像素到数字输出，每一步都很关键。
2.5 架构设计中的关键权衡
做CMOS图像传感器架构设计，说白了就是在几个维度之间找平衡。
- 速度 vs 噪声：读出速度越快，带宽越大，噪声也越大。需要根据应用场景取舍。
- 面积 vs 性能：列级ADC面积大，但速度快、噪声低；芯片级ADC面积小，但速度受限。
- 功耗 vs 帧率：高帧率意味着高功耗，尤其是在ADC和数字接口部分。
我的建议：开始设计前，先明确目标应用。是做手机摄像头，还是工业机器视觉？不同的应用，架构选择的侧重点完全不同。手机追求低功耗和小面积，工业应用更看重噪声和动态范围。