2. 硬件触发同步方案

上一章我们聊了软件同步的局限——说白了，就是精度不够。你想想看，多路摄像头同时采集，如果每帧的时间偏差超过几微秒，高速运动物体的拼接就会出现鬼影。这时候，硬件触发同步就派上用场了。

我个人习惯把硬件触发叫做“真·同步”。它不依赖操作系统调度，不依赖USB带宽争抢，而是用一根物理信号线，让所有摄像头在同一时刻开始曝光。嗯，这才是工业级多摄像头系统的基石。

2.1 硬件触发同步的核心原理

原理其实很简单：一个外部信号源（比如单片机、FPGA或专用的信号发生器）产生一个脉冲，这个脉冲同时送到所有摄像头的触发输入引脚。摄像头收到脉冲后，立即开始一帧的曝光。

关键点在于——这个脉冲的上升沿或下降沿，必须同时到达所有摄像头。我在项目中遇到过，因为线缆长度不同，信号到达时间差了十几纳秒，结果高速拍摄时画面错位。后来统一用了等长线缆才解决。

常见的触发信号类型有两种：

信号类型	电平特性	典型应用场景	我踩过的坑
GPIO 脉冲	3.3V/5V 电平，上升沿触发	工业相机、树莓派摄像头模组	电平不匹配烧过一块开发板
FSYNC（帧同步）	差分信号或单端，通常为方波	MIPI CSI-2 摄像头、高端工业相机	差分信号极性接反，画面一直黑
光耦隔离触发	电气隔离，抗干扰强	工厂产线、强电磁环境	光耦延迟导致触发抖动

2.2 接线方案详解

接线这件事，看着简单，但细节决定成败。我见过太多人把触发信号线随便一接，结果同步精度惨不忍睹。

2.2.1 单主控多从机模式（最常用）

一个主控设备（比如STM32或FPGA）产生触发信号，通过分线器或菊花链方式，同时送给多个摄像头。

接线示意（以OV5640摄像头模组为例）：

主控 GPIO 输出 —— 分线器 —— 摄像头1 FSYNC 引脚
                         ├── 摄像头2 FSYNC 引脚
                         ├── 摄像头3 FSYNC 引脚
                         └── 摄像头4 FSYNC 引脚

所有摄像头 GND 共地 —— 主控 GND

2.2.2 差分信号接线（抗干扰方案）

如果摄像头支持FSYNC差分输入（比如某些MIPI模组），建议用差分信号传输。差分信号对共模噪声有天然的抑制能力，适合长距离传输。

主控差分输出 —— 双绞线 —— 摄像头 FSYNC+
                   双绞线 —— 摄像头 FSYNC-
                   
终端电阻（100Ω）跨接在 FSYNC+ 和 FSYNC- 之间

嗯，这里要注意：差分信号的终端电阻不能省。我有个项目，因为省了终端电阻，信号反射导致触发抖动，画面每隔几帧就跳一帧。加上电阻后，问题立刻消失。

2.3 触发时序与参数设置

硬件接好了，还得配参数。触发信号的时序参数直接影响同步效果。

参数	说明	典型值	设置不当的后果
触发脉冲宽度	信号保持高电平的时间	10μs ~ 100μs	太短摄像头检测不到，太长可能触发两次
触发间隔	两次触发之间的最小时间	≥ 帧周期 + 曝光时间	间隔太短，摄像头来不及完成上一帧
触发延迟	信号发出到摄像头开始曝光的延迟	通常 < 1μs	延迟不一致导致帧间偏移
抖动（Jitter）	触发时刻的随机偏差	要求 < 100ns	抖动大，同步精度下降

2.4 硬件触发同步的典型架构

下面这张图是我在实际项目中常用的四路摄像头硬件触发架构。你可以看到，信号从主控出来，经过缓冲器（Buffer）增强驱动能力，再分发给各个摄像头。

2.5 避坑指南：我踩过的那些坑

做硬件触发同步，有些坑几乎是每个工程师都会遇到的。我把自己踩过的列出来，你遇到了可以直接对照排查。

• 信号反射导致触发抖动——线缆过长且没有终端匹配。解决办法：在接收端加一个上拉电阻或终端电阻。
• 电平不匹配烧毁引脚——5V主控直接接3.3V摄像头。解决办法：加电平转换芯片或分压电阻。
• 触发信号毛刺导致误触发——信号线靠近电机或电源线。解决办法：用屏蔽双绞线，远离干扰源。
• 摄像头启动顺序导致首帧不同步——摄像头初始化时间不一致。解决办法：等所有摄像头就绪后再发触发信号。

2.6 硬件触发 vs 软件触发：什么时候选哪个？

对比维度	硬件触发	软件触发
同步精度	纳秒级	毫秒级
硬件成本	需要额外信号线、分线器	零成本
部署复杂度	中等，需要接线和调试	低，纯代码配置
适用场景	高速运动、多路拼接、工业检测	低速场景、原型验证、非实时系统
抗干扰能力	强（差分信号更优）	弱（依赖系统调度）

我的建议是：如果项目对帧同步精度要求高于1毫秒，直接上硬件触发。别在软件同步上浪费时间——我见过太多人试图用软件优化来弥补硬件缺陷，最后都失败了。