4. RTL设计基础

好，咱们进入第四章。这一章是RTL设计的根基，也是你后面做AI ISP系统集成时，天天都要打交道的东西。我见过不少新人，算法模型跑得飞起，一写RTL就翻车。说白了，硬件设计和软件思维是两码事。这一章，咱们就把这些基础夯结实。

4.1 数字电路设计流程：从概念到流片

一个数字芯片是怎么诞生的？不是一拍脑袋就写代码。我习惯把流程分成几个关键阶段，每个阶段都有严格的检查点。你想想看，一个AI ISP芯片，几千万门电路，要是流程乱了，Debug能把你逼疯。

阶段	核心产出	我的经验点
规格定义	设计文档、接口时序图	这里一定要和算法、系统组对齐，我曾经因为一个像素格式理解偏差，导致整个ISP pipeline重做
RTL编码	Verilog/VHDL代码	可综合风格是底线，别写出一堆仿真能过、综合报错的代码
功能仿真	仿真波形、覆盖率报告	仿真通过只是第一步，别高兴太早
逻辑综合	门级网表、时序报告	综合工具会告诉你，你的代码在真实硅片上能跑多快
布局布线	物理版图	这一步和RTL关系不大，但你的代码结构直接影响后端工程师的头发数量
后仿真 & 验证	带时序信息的仿真结果	这是流片前的最后一道防线，千万别省

4.2 Verilog/VHDL基础：选哪个？怎么写？

我个人习惯用Verilog，它在AI ISP领域更主流，尤其是做图像处理、数据通路时，代码更简洁。VHDL在军工、航天领域还有不少拥趸，但咱们这个课程，我以Verilog为例来讲。

写RTL，核心就三样东西：组合逻辑、时序逻辑、连线。别想复杂了。

4.2.1 组合逻辑：用assign和always@(*)

组合逻辑就是输入一变，输出立刻变，没有记忆功能。比如一个加法器、一个多路选择器。

// 组合逻辑示例：一个简单的多路选择器
module mux_2to1 (
    input  wire [7:0] a,
    input  wire [7:0] b,
    input  wire       sel,
    output reg  [7:0] y
);

    // 方法1：使用always块
    always @(*) begin
        if (sel)
            y = a;
        else
            y = b;
    end

    // 方法2：使用assign语句（更简洁）
    // assign y = sel ? a : b;

endmodule

4.2.2 时序逻辑：用always@(posedge clk)

时序逻辑是RTL的灵魂。它靠时钟沿来触发，把数据存起来。你写的每一个 always @(posedge clk)，综合出来就是一个或多个D触发器。

// 时序逻辑示例：一个带同步复位的8位寄存器
module reg_8bit (
    input  wire       clk,
    input  wire       rst_n,  // 低电平有效复位
    input  wire [7:0] d,
    output reg  [7:0] q
);

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            q <= 8'b0;       // 复位值
        else
            q <= d;           // 在时钟上升沿采样数据
    end

endmodule

4.3 同步与异步设计：时钟域是最大的坑

做AI ISP，芯片里往往有多个时钟域。Sensor端一个时钟，DDR控制器一个时钟，AI加速器又是一个高频时钟。这些时钟域之间怎么传数据？这就是同步与异步设计的核心问题。

4.3.1 同步设计：同一个时钟域

同步设计是最安全的。所有触发器都用同一个时钟沿触发。只要满足建立时间和保持时间，电路就是确定的。

• 优点： 时序分析简单，STA容易收敛，仿真行为确定。
• 缺点： 整个芯片只能跑一个频率，功耗和性能不好平衡。

4.3.2 异步设计：跨时钟域

跨时钟域（CDC）是RTL设计里最容易出bug的地方。两个时钟频率不同、相位关系不确定，直接传数据会导致亚稳态——触发器的输出既不是0也不是1，在一个中间电压上晃悠，然后传给下一级，整个逻辑就乱了。

我常用的CDC处理方法：

1. 双级触发器同步器（打两拍）： 最经典的方法，用于同步单比特信号。
2. 异步FIFO： 用于传输多比特数据或数据包。
3. 握手协议： req/ack机制，速度慢但可靠。

// 双级触发器同步器示例
module sync_2ff (
    input  wire       clk_dst,    // 目标时钟域
    input  wire       rst_n,
    input  wire       data_in,    // 来自异步时钟域的信号
    output reg        data_out
);

    reg sync_ff1;

    always @(posedge clk_dst or negedge rst_n) begin
        if (!rst_n) begin
            sync_ff1 <= 1'b0;
            data_out <= 1'b0;
        end
        else begin
            sync_ff1 <= data_in;   // 第一拍，可能采到亚稳态
            data_out <= sync_ff1;  // 第二拍，亚稳态概率极低
        end
    end

endmodule

4.4 状态机设计：控制逻辑的骨架

状态机是数字电路控制逻辑的核心。AI ISP里，从Sensor配置、图像帧同步、到AI加速器的任务调度，背后全是状态机在驱动。

我习惯把状态机分成两类：

• Moore型： 输出只取决于当前状态。稳定，不容易出毛刺。
• Mealy型： 输出取决于当前状态和输入。响应快，但组合逻辑输出容易有毛刺。

在ISP控制通路里，我90%的情况都用Moore型。为什么？因为稳定。你想想看，一个帧同步信号如果因为毛刺被误触发，整帧图像就丢了。

4.4.1 三段式状态机写法

这是业界最推荐的写法。把状态跳转、状态寄存、输出逻辑分开。代码清晰，综合工具也好优化。

// 三段式状态机示例：一个简单的帧同步控制器
module frame_sync_fsm (
    input  wire        clk,
    input  wire        rst_n,
    input  wire        vsync,      // 场同步信号
    input  wire        hsync,      // 行同步信号
    output reg         frame_start // 帧起始脉冲
);

    // 状态编码
    localparam IDLE      = 2'b00;
    localparam WAIT_VS   = 2'b01;
    localparam IN_FRAME  = 2'b10;
    localparam FRAME_END = 2'b11;

    reg [1:0] current_state, next_state;

    // 第一段：状态寄存器（时序逻辑）
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            current_state <= IDLE;
        else
            current_state <= next_state;
    end

    // 第二段：次态逻辑（组合逻辑）
    always @(*) begin
        next_state = current_state; // 默认保持
        case (current_state)
            IDLE: begin
                if (vsync)
                    next_state = WAIT_VS;
            end
            WAIT_VS: begin
                if (!vsync) // vsync下降沿，帧开始
                    next_state = IN_FRAME;
            end
            IN_FRAME: begin
                if (vsync) // 下一帧vsync来了，当前帧结束
                    next_state = FRAME_END;
            end
            FRAME_END: begin
                next_state = IDLE; // 脉冲只维持一个周期
            end
            default: next_state = IDLE;
        endcase
    end

    // 第三段：输出逻辑（组合逻辑）
    always @(*) begin
        frame_start = 1'b0; // 默认输出
        if (current_state == FRAME_END)
            frame_start = 1'b1;
    end

endmodule

4.5 本章知识体系总览

下面这张图，把本章的核心知识点串起来了。你可以把它当作一个思维导图，每次写RTL之前，过一遍这个流程。