2. PCIe 链路基础：差分信号对、链路宽度与通道概念

在深入热插拔与链路训练之前，必须建立对 PCIe 物理层核心概念的准确理解。本章聚焦于构成 PCIe 链路的基本单元：差分信号对、通道（Lane）、链路宽度以及链路（Link）的层次关系。这些概念是后续分析链路训练状态机（LTSSM）与设备枚举流程的基石。

2.1 差分信号对：物理层的最小单元

PCIe 采用高速差分信号传输，每个传输方向使用一对差分线：

• 发送差分对（Tx±）：从发送端输出，由 D+ 和 D- 两根线组成。
• 接收差分对（Rx±）：从接收端输入，同样由两根线组成。

差分信号的核心优势在于抗共模噪声能力强、电磁辐射低，能够支持高达 32 GT/s（Gen5）甚至更高的数据速率。

2.2 通道（Lane）的定义

通道（Lane）是 PCIe 链路中独立传输数据的基本单位。一个 Lane 由两组差分信号对组成：

• 发送对（Tx）：从上游设备（如 Root Complex）到下游设备（如 Endpoint）。
• 接收对（Rx）：从下游设备到上游设备。

每个 Lane 可以独立进行数据包的发送与接收，且 Lane 之间在物理层是并行工作的。在链路训练阶段，每个 Lane 会独立完成位锁定、符号锁定和块锁定。

2.3 链路宽度（Link Width）

链路（Link）是两个 PCIe 设备之间通信的集合，由一个或多个 Lane 组成。链路宽度决定了设备间同时传输数据的 Lane 数量。常见的链路宽度包括：

2.4 链路（Link）的层次结构

从系统架构角度看，一个完整的 PCIe 链路包含以下层次：

1. 物理层（Physical Layer）：负责差分信号的发送/接收、串并转换、链路训练与初始化。
2. 数据链路层（Data Link Layer）：提供数据包的可靠传输、错误检测（CRC）与重传（ACK/NAK）。
3. 事务层（Transaction Layer）：处理 TLP（事务层包）的组装与解析，管理地址空间与事务排序。

链路训练主要发生在物理层，但链路宽度协商的结果会直接影响数据链路层和事务层的并行处理能力。

2.5 链路宽度协商与降宽机制

在实际工程中，链路宽度并非固定不变。在链路训练阶段，两端设备会通过 TS1/TS2 训练序列 交换各自支持的宽度能力，并协商出双方都能工作的最大宽度。常见场景包括：

• 标准协商：x16 插槽插入 x8 设备，链路自动协商为 x8 模式。
• 降宽容错：x16 链路中某条 Lane 物理损坏，训练失败后自动降为 x8 或 x4 继续工作。
• 热插拔场景：插入设备后，链路从 Detect 状态开始，逐条 Lane 进行训练，最终确定有效宽度。

2.6 链路与通道的软件视角

从软件和配置空间的角度看，链路宽度和通道信息存储在设备的 PCIe 能力结构（PCIe Capability Structure） 中：

2.7 工程案例：x16 链路降宽为 x8 的排查思路

在实际项目中，经常遇到 x16 插槽插入 x16 显卡后，系统只识别到 x8 链路。排查步骤通常包括：

1. 检查物理连接：确认金手指是否氧化、插槽是否有异物、卡扣是否扣紧。
2. 读取链路状态：使用 lspci -vvv 查看 LnkSta 字段，确认协商宽度。
3. 检查 Lane 翻转/极性：PCIe 允许 Lane 极性反转（Polarity Inversion），但 Lane 顺序必须正确。如果 PCB 布线时 Lane 顺序错乱，会导致训练失败。
4. 信号完整性测试：使用示波器或 VNA 测量每条 Lane 的眼图，确认是否满足规范要求。
5. 固件/BIOS 设置：某些主板 BIOS 中可能强制限制了链路宽度，需要检查 PCIe 相关选项。