4. 热插拔硬件信号机制：PRSNT1/PRSNT2、WAKE#、PERST# 与 REFCLK
PCIe 热插拔的物理层实现依赖于一组专用的硬件信号引脚。这些信号在连接器层面定义了插入/拔出检测、复位控制、唤醒机制以及参考时钟的分配策略。本章深入剖析 PRSNT1/PRSNT2、WAKE#、PERST# 和 REFCLK 的电气特性与时序要求，为后续链路训练时序优化奠定硬件基础。
4.1 插入检测：PRSNT1# 与 PRSNT2# 引脚机制
PRSNT1# 和 PRSNT2# 是连接器上最短的两个引脚，用于物理检测插卡是否完全 seated。其核心原理基于长度差异与接地回路：
- PRSNT1#：位于卡边缘，通常直接接地（GND）。
- PRSNT2#：位于 PRSNT1# 稍内侧，通过上拉电阻（典型值 10 kΩ）连接至主板侧的 3.3V 待机电源（Vaux）。
- 检测逻辑：当插卡完全插入时，PRSNT1# 与 PRSNT2# 在卡内部短接，将 PRSNT2# 拉低至 GND。主板上的热插拔控制器检测到该电平跳变（高→低），触发后续的电源使能与复位释放序列。
| 参数 | PRSNT1# | PRSNT2# |
|---|---|---|
| 物理长度 | 最短（最先接触） | 次短（稍后接触） |
| 卡端连接 | 直接接地 | 通过短接至 PRSNT1# |
| 主板端状态 | 固定 GND | 上拉至 3.3Vaux |
| 检测电平 | 始终低电平 | 未插入：高；插入后：低 |
| 去抖时间 | — | 典型 10–50 ms（软件可配置） |
设计避坑： PRSNT2# 的上拉电阻必须连接至 Vaux（3.3V 待机电源），而非主 3.3V。否则在插卡未上电时，检测电平可能被主电源干扰，导致误触发插入事件。
4.2 WAKE# 信号：从低功耗状态唤醒链路
WAKE# 是一个漏极开路、低电平有效的边带信号，用于在链路处于 L2/L3 低功耗状态时，由下游设备主动发起唤醒请求。其关键特性包括：
- 电气特性：主板侧通过上拉电阻（典型 10 kΩ）连接至 Vaux（3.3V 待机电源）。设备通过内部漏极开路驱动器拉低该信号。
- 时序窗口：WAKE# 必须保持低电平至少 100 ns，以确保被主板侧的电源管理控制器可靠采样。
- 与 PME# 的关系：WAKE# 是物理层信号，PME#（Power Management Event）是事务层消息。设备通常先断言 WAKE# 恢复主电源，再通过 PME# 消息上报具体唤醒事件。
常见错误： 部分设计将 WAKE# 直接连接到 PERST# 或 GND，导致设备无法独立唤醒。WAKE# 必须连接至 Vaux 域的上拉电阻，且不能与 PERST# 共享同一网络。
4.3 PERST# 复位信号：时序分层与去抖要求
PERST#（PCI Express Reset）是全局硬件复位信号，低电平有效。它控制整个 PCIe 子系统的复位状态，其时序直接影响链路训练的起始条件。
| 参数 | 符号 | 最小值 | 典型值 | 说明 |
|---|---|---|---|---|
| 复位脉冲宽度 | TPERST | 100 µs | 1–10 ms | 从 PERST# 有效到释放的最小保持时间 |
| 参考时钟稳定到复位释放 | TCLK-PERST | 100 µs | 500 µs | REFCLK 稳定后，PERST# 才能释放 |
| 复位释放到链路训练开始 | TPERST-LTSSM | 0 | 20 µs | PERST# 释放后，LTSSM 立即进入 Detect 状态 |
| 电源稳定到复位释放 | TPWR-PERST | 1 ms | 10 ms | 所有电源轨稳定后，PERST# 才能释放 |
时序优化要点： 在热插拔场景中，PERST# 的释放时机必须晚于 REFCLK 稳定至少 100 µs，且晚于所有电源轨（3.3V、12V、Vaux）稳定至少 1 ms。过早释放 PERST# 会导致 LTSSM 在时钟或电源未就绪时进入 Detect 状态，引发链路训练失败或误码。
4.4 参考时钟（REFCLK）要求：抖动、展频与拓扑
REFCLK（100 MHz 差分参考时钟）是 PCIe 链路训练的基准。其质量直接决定链路能否在目标速率（Gen1/Gen2/Gen3/Gen4/Gen5）上锁定。
4.4.1 电气参数要求
| 参数 | 符号 | 要求 | 单位 |
|---|---|---|---|
| 标称频率 | fREF | 100 ± 0.03 | MHz |
| 差分电压摆幅 | VOD | 0.6 – 1.2 | Vpp |
| 共模电压 | VCM | 0.3 – 0.6 | V |
| 相位抖动（RMS, 12 kHz–20 MHz） | JRMS | < 1.0 (Gen4) / < 0.5 (Gen5) | ps |
| 展频调制率（SSC） | δSSC | 0 – -0.5% 向下展频 | % |
| 展频调制频率 | fSSC | 30 – 33 | kHz |
4.4.2 时钟拓扑：Common Clock vs. Separate Refclk
- Common Clock (CC)：所有设备共享同一个 REFCLK 源。优点是抖动预算宽松，缺点是时钟树布线复杂，且所有设备必须使用相同的 SSC 调制。
- Separate Refclk (SRIS)：每个设备使用独立的 REFCLK 源，通过 SSC 调制和 CDR（时钟数据恢复）容忍频率偏差。优点是拓扑灵活，适合长距离或不同板卡间的互连，但要求 CDR 跟踪范围 ≥ ±300 ppm。
- Data Clock (SRNS)：不使用 REFCLK，完全由接收端 CDR 从数据流中恢复时钟。仅适用于特定低功耗或嵌入式场景。
热插拔场景建议： 对于支持热插拔的插卡（如 NVMe U.2/U.3、AIC），推荐使用 SRIS 拓扑。这样插卡插入时不会影响主板的 REFCLK 树，且插卡自身的 SSC 调制可以与主板独立，避免时钟冲突导致的链路训练失败。
4.5 热插拔上电序列：信号时序整合
综合上述信号，一个完整的热插拔上电序列遵循以下步骤：
- 机械插入：PRSNT1# 先接触，PRSNT2# 后接触，PRSNT2# 电平由高变低。
- 去抖与检测：热插拔控制器检测到 PRSNT2# 低电平，启动去抖定时器（10–50 ms）。
- 电源使能：去抖结束后，控制器依次使能 3.3V、12V 和 Vaux 电源轨。
- 时钟稳定：REFCLK 输出使能，等待至少 100 µs 确保时钟稳定。
- 复位释放：所有电源轨稳定后（≥ 1 ms），PERST# 从低电平释放为高电平。
- 链路训练：PERST# 释放后，LTSSM 立即进入 Detect 状态，开始链路训练。
4.6 常见硬件设计问题与排查
| 现象 | 可能原因 | 排查手段 |
|---|---|---|
| 插入后无检测事件 | PRSNT2# 上拉电阻缺失或虚焊；PRSNT1#/2# 卡端短接不良 | 示波器测量 PRSNT2# 电平；检查连接器引脚焊接 |
| 链路训练失败（Gen1 无法锁定） | PERST# 释放过早（REFCLK 未稳定）；REFCLK 抖动超标 | 测量 PERST# 与 REFCLK 时序关系；用频谱仪分析 REFCLK 相位噪声 |
| 设备无法从 L2 唤醒 | WAKE# 未连接至 Vaux 上拉；WAKE# 脉冲宽度不足 100 ns | 示波器捕获 WAKE# 波形；检查 Vaux 电源域 |
| 插入后电源反复通断 | PRSNT2# 去抖时间过短；机械接触不良导致电平抖动 | 增加去抖定时器；检查连接器插入深度 |
关键提醒： 在高速设计（Gen4/Gen5）中，REFCLK 的 PCB 走线必须严格遵循差分阻抗 100Ω ±10%，且与 PERST# 等复位信号保持至少 3W 间距，避免串扰引入额外抖动。任何 REFCLK 上的噪声都会直接放大到高速串行链路的误码率上。