PCIe热插拔均衡摆幅与抖动裕量联合验证 - 第2节
2.1 差分信号原理：PCIe物理层的基石
PCIe 总线在电气子层采用低压差分信号（Low-Voltage Differential Signaling, LVDS）技术。与单端信号相比，差分信号使用一对物理连线（D+ 和 D-）传输信息，接收器通过检测两条线上的电压差（Vdiff = VD+ - VD-）而非对地电压来判定逻辑电平。
核心优势：差分信号天然具备共模噪声抑制能力。外部电磁干扰（EMI）或地弹噪声会等量耦合到 D+ 和 D- 上，电压差保持不变，从而在高速传输中维持极低的误码率（BER）。
PCIe 差分对的关键电气参数包括：
- 差分摆幅（VTX-DIFF）：发送端差分电压峰峰值，Gen1/Gen2 典型值为 800~1200 mV，Gen3 以后降低至 800~1000 mV 以降低功耗。
- 共模电压（VTX-CM）：D+ 与 D- 电压的平均值，通常为 0~3.6V，接收端需具备共模抑制能力。
- 去加重（De-emphasis）：Gen2 及以上标准在发送端对第一位比特施加较高幅度，后续比特降低幅度，以补偿高频信道损耗。
验证要点：在热插拔场景下，差分信号必须满足共模电压瞬态变化不超过 ±100 mV（参考 PCIe CEM 规范），否则可能导致接收端 DC 偏移，引发链路训练失败。
2.2 PCIe Gen1~Gen5 电气参数对比
每一代 PCIe 在数据速率、编码方式、发送电压和抖动容限上均有显著演进。下表汇总了 Gen1 至 Gen5 的核心电气参数：
| 参数 | Gen1 (2.5 GT/s) | Gen2 (5 GT/s) | Gen3 (8 GT/s) | Gen4 (16 GT/s) | Gen5 (32 GT/s) |
|---|---|---|---|---|---|
| 编码方式 | 8b/10b | 8b/10b | 128b/130b | 128b/130b | 128b/130b |
| 有效带宽 (x1) | 250 MB/s | 500 MB/s | ~985 MB/s | ~1969 MB/s | ~3938 MB/s |
| 发送差分摆幅 (mV) | 800~1200 | 800~1200 | 800~1000 | 800~1000 | 800~1000 |
| 去加重 | 无 | -3.5 dB | 自适应均衡 | 自适应均衡 | 自适应均衡 |
| 接收器均衡 | 无 | 无 | CTLE + DFE | CTLE + DFE | CTLE + DFE |
| 参考时钟抖动 (RMS) | < 86 ps | < 43 ps | < 24 ps | < 12 ps | < 6 ps |
热插拔影响：Gen3 以后引入的 128b/130b 编码取消了 8b/10b 的 DC 平衡特性，对交流耦合电容和共模电压稳定性要求更高。热插拔瞬间的电压毛刺可能直接导致均衡器失锁，必须通过电气序列参数调优来规避。
2.3 眼图与抖动概念
眼图（Eye Diagram）是评估高速串行链路信号质量的核心工具。通过将大量比特波形叠加在单位间隔（UI）内，形成类似人眼的图案。眼图的张开高度、宽度和抖动直接反映链路的噪声容限和时序裕量。
- 眼高（Eye Height）：接收端差分电压的垂直张开幅度，决定电压噪声容限。
- 眼宽（Eye Width）：水平方向的时间张开幅度，决定采样时序裕量。
- 抖动（Jitter）：信号边沿偏离理想位置的偏差，分为随机抖动（RJ）和确定性抖动（DJ）。
热插拔与抖动：热插拔过程中，连接器机械接触抖动、电源瞬态变化和参考时钟相位突变会引入额外的确定性抖动。PCIe 规范要求热插拔后的总抖动（TJ）不得超过接收端容忍极限（例如 Gen3 要求 TJ < 0.3 UI），否则链路训练将无法完成。
在链路训练阶段，接收端通过眼图扫描（Eye Scan）机制测量实际眼图张开情况，并据此调整均衡器系数（CTLE 增益、DFE 抽头）。验证工程师需要关注以下指标：
- 眼图掩码（Eye Mask）：规范定义的禁止区域，信号波形不得侵入。
- 抖动分离（Jitter Decomposition）：将总抖动分解为 RJ 和 DJ，定位热插拔引入的确定性抖动源。
- 误码率（BER）浴盆曲线：通过扫描采样相位，评估链路在目标 BER（通常为 1e-12）下的时序裕量。