2. PCIe电气层基础：差分信号原理、PCIe Gen1/2/3/4/5电气参数对比、眼图与抖动概念
2.1 差分信号原理
PCIe物理层采用低压差分信号（LVDS，Low-Voltage Differential Signaling）技术。差分信号使用一对物理走线（D+ 和 D-）来传输一个逻辑信号，接收端通过比较两条线上的电压差来判定逻辑电平，而非参考地平面。
核心优势：
- 共模噪声抑制：外部噪声会同时耦合到D+和D-上，差分接收器只响应两线之差，共模噪声被抵消。
- 电磁干扰（EMI）降低：差分对中电流方向相反，产生的电磁场相互抵消，对外辐射小。
- 低电压摆幅：PCIe Gen1差分摆幅仅约800 mV（峰-峰），功耗低且信号速率高。
- 精确时序：差分对交叉点（过零点）作为采样判决点，对地噪声不敏感，时序精度高。
差分信号的基本电气模型如下：
调试要点：在示波器上测量PCIe差分信号时，应使用差分探头（D+接正端，D-接负端），直接观察差分波形Vdiff。单端探头测量D+或D-单独波形容易引入共模噪声误判，不推荐用于眼图分析。
2.2 PCIe Gen1/2/3/4/5 电气参数对比
PCIe每一代的数据速率翻倍，但物理层电气参数也随之发生显著变化。下表列出了从Gen1到Gen5的关键电气参数对比：
| 参数 | Gen1 (2.5 GT/s) | Gen2 (5 GT/s) | Gen3 (8 GT/s) | Gen4 (16 GT/s) | Gen5 (32 GT/s) |
|---|---|---|---|---|---|
| 比特率 | 2.5 Gbps | 5 Gbps | 8 Gbps | 16 Gbps | 32 Gbps |
| 编码方式 | 8b/10b | 8b/10b | 128b/130b | 128b/130b | 128b/130b |
| 编码开销 | 20% | 20% | ~1.5% | ~1.5% | ~1.5% |
| 有效数据速率（x1） | 2 Gbps | 4 Gbps | ~7.88 Gbps | ~15.75 Gbps | ~31.5 Gbps |
| 差分摆幅（典型） | 800 mVpp | 800 mVpp | 800 mVpp | 800 mVpp | 800 mVpp |
| 单位间隔（UI） | 400 ps | 200 ps | 125 ps | 62.5 ps | 31.25 ps |
| 去加重/均衡 | 无 | 去加重（-3.5 dB） | CTLE + DFE | CTLE + DFE | CTLE + DFE |
| 参考时钟抖动（RMS） | < 3 ps | < 2 ps | < 1.5 ps | < 1 ps | < 0.5 ps |
| 通道插入损耗（典型） | < 10 dB @ 1.25 GHz | < 15 dB @ 2.5 GHz | < 20 dB @ 4 GHz | < 28 dB @ 8 GHz | < 35 dB @ 16 GHz |
关键变化：
- 编码方式：Gen3起从8b/10b切换到128b/130b，编码效率从80%提升到98.5%，但同时也失去了8b/10b的直流平衡和游程长度控制，对接收端均衡要求更高。
- 均衡技术：Gen2引入发送端去加重；Gen3起必须使用接收端连续时间线性均衡器（CTLE）和判决反馈均衡器（DFE）来补偿高频损耗。
- 抖动预算：随着UI从400 ps缩小到31.25 ps，抖动容限急剧收紧，Gen5的参考时钟抖动要求已低于0.5 ps RMS。
2.3 眼图与抖动概念
眼图是评估高速串行链路信号质量的核心工具。通过将大量比特的波形以UI为单位叠加显示，形成类似人眼的图案。眼图的张开程度直接反映信号的噪声容限和时序裕量。
抖动是信号边沿相对于理想位置的时域偏差，是限制高速链路性能的主要因素之一。抖动通常分为随机抖动（RJ）和确定性抖动（DJ）。
抖动分解与调试：
- 随机抖动（RJ）：服从高斯分布，由热噪声、散粒噪声等引起，无法消除，只能通过低噪声设计控制其RMS值。
- 确定性抖动（DJ）：有界且可预测，包括：
- 占空比失真（DCD）：由时钟占空比偏差或上升/下降时间不对称引起。
- 周期性抖动（PJ）：由电源噪声、串扰或时钟调制引起，表现为固定频率的边沿偏移。
- 码间干扰（ISI）：由通道带宽不足导致前一个比特的能量拖尾到当前比特，与数据图案相关。
- 眼图模板测试：PCIe一致性测试使用眼图模板（Mask），要求眼图开口必须避开模板区域。Gen3/4/5的眼图模板在水平和垂直方向都有严格限制。
调试建议：当链路训练失败或误码率升高时，首先使用示波器捕获差分眼图。如果眼图闭合，通过抖动分离确定主导抖动类型：若ISI占主导，检查通道损耗和均衡器设置；若PJ占主导，排查电源噪声和时钟源；若RJ过大，检查参考时钟的相位噪声性能。
2.4 电气参数对链路训练的影响
链路训练过程中，物理层通过一系列电气序列（Electrical Idle、Polling、Configuration等状态）协商链路参数。电气参数不满足规范将直接导致训练失败：
| 电气参数 | 训练阶段 | 失效表现 | 典型根因 |
|---|---|---|---|
| 差分摆幅 | Polling / Configuration | 接收端无法检测到信号存在（Rx Detect） | 发送端驱动强度不足或AC耦合电容异常 |
| 共模电压 | Electrical Idle | 电气空闲退出误触发或无法退出 | 接收端共模偏置电阻偏差 |
| 抖动（总抖动） | Configuration / L0 | 比特锁定失败或误码率超标 | 参考时钟相位噪声大或电源纹波 |
| 去加重/均衡 | Configuration（EQ Phase） | 均衡系数协商失败，链路降速或回退 | 发送端去加重系数与通道损耗不匹配 |
| 插入损耗 | L0（正常操作） | 高误码率，链路频繁重训练 | PCB走线过长、过孔阻抗不连续或连接器损耗过大 |