《硅光波导光栅设计的系统化能力进阶》

第2章硅光材料与工艺

做硅光设计，光懂光学可不够。你得摸清楚材料底子，也得了解工艺怎么把设计变成实物。这一章我就把硅光最核心的材料体系——SOI晶圆，以及配套的CMOS兼容工艺、光刻刻蚀、还有波导损耗的来龙去脉，跟你聊透。

SOI，全称Silicon-on-Insulator，说白了就是「硅上绝缘体」。它有三层结构：最底下是硅衬底，中间一层二氧化硅埋氧层（BOX），最上面是顶层硅。光就限制在顶层硅里传播。

我个人习惯用220 nm厚的顶层硅，这是硅光最经典的厚度。为什么？因为220 nm刚好支持单模传输，而且和CMOS工艺线的标准厚度一致。你想想看，如果选个非标厚度，流片成本直接翻倍，划不来。

            核心参数速览：
            顶层硅厚度：220 nm（标准），也有150 nm、340 nm等变体
埋氧层厚度：2~3 μm，用于光学隔离
衬底电阻率：>10 Ω·cm，减少微波损耗

        

我在项目中遇到过一件事：有次选用了1 μm BOX的SOI片，结果在1550 nm波段漏光严重。后来换成3 μm BOX，问题就解决了。所以啊，BOX厚度不是随便选的，尤其做光栅耦合器时，BOX太薄会导致光泄漏到衬底里。

硅光最大的优势，就是能用CMOS工艺线来制造。这意味着什么？意味着你可以用做CPU、内存的产线来做光子芯片。成本低、良率高、产能大。

但这里有个坑——CMOS工艺是为电子器件优化的，不是为光学器件。比如，标准CMOS工艺里金属层离波导很近，会引入额外的吸收损耗。我建议你在设计版图时，主动加一条「波导远离金属」的规则，至少保持1 μm以上的间距。

避坑指南： 我曾经在第一次流片时，把光栅耦合器放在了金属焊盘正下方，结果耦合效率直接掉了6 dB。后来学乖了，所有光学器件上方必须清空金属层。

CMOS兼容工艺主要包括：

光刻和刻蚀是硅光制造的核心步骤。光刻决定图形的精度，刻蚀决定图形的质量。

目前主流的光刻技术是深紫外光刻（DUV），波长193 nm，能做到几十纳米的精度。对于硅光波导来说，这个精度足够了。但如果你要做亚波长光栅，那就得考虑电子束光刻（EBL）了。

刻蚀方面，最常用的是感应耦合等离子体刻蚀（ICP）。它速度快、侧壁垂直度好。我记得有次做高Q微环，刻蚀参数没调好，侧壁粗糙度大了点，Q值直接掉了两个数量级。后来把刻蚀气体比例从SF₆/C₄F₈调到SF₆/CHF₃，侧壁明显光滑了。

注意： 刻蚀深度控制非常关键。对于220 nm顶层硅，刻蚀深度偏差±10 nm就会显著改变波导有效折射率。建议在流片时加测刻蚀速率监控片。

光在波导里传输，能量不会凭空消失，但会通过各种机制损耗掉。搞清楚损耗来源，才能在设计时避开它们。

主要的损耗机制有四种：

散射损耗：由侧壁粗糙度引起。这是硅波导最主要的损耗来源。我见过最差的工艺，侧壁粗糙度RMS达到5 nm，损耗超过10 dB/cm。好的工艺可以做到<1 dB/cm。
吸收损耗：材料本身对光的吸收。硅在1550 nm波段吸收很小，但掺杂后的自由载流子吸收会显著增加。
辐射损耗：波导弯曲时，光会向外辐射。弯曲半径越小，辐射损耗越大。一般建议弯曲半径 > 5 μm。
衬底泄漏损耗：如果BOX太薄，光会隧穿到硅衬底里。这个我之前提过，BOX至少2 μm以上才安全。

            经验数据： 标准220 nm × 500 nm条形波导，在1550 nm波段，典型损耗约2~3 dB/cm。如果工艺优化得好，可以做到0.5 dB/cm以下。
        

嗯，这里要注意一点：损耗不是一成不变的。它跟波长、波导尺寸、工艺波动都有关系。设计时最好留出裕量，别卡着理论极限去算链路预算。

好了，这一章的内容就这些。材料与工艺是硅光设计的根基，后面讲光栅耦合器、调制器、探测器，都离不开今天聊的这些底子。你把这些吃透了，后面学起来会顺很多。