《工艺容差导向的阵列波导光栅设计》
第2章 关键性能指标
第2章 · 关键性能指标
插入损耗、串扰、非均匀性、偏振相关损耗、带宽 —— 这五个指标，基本决定了你的AWG能不能用、好不好用。我习惯把它们叫做“AWG五维”。
📉 插入损耗 (Insertion Loss)
说白了，就是光从输入口到输出口，能量损失了多少。我见过不少新手一上来就追求极低损耗，结果串扰爆炸。其实对于大多数数据中心应用，3~5 dB 的插损完全能接受。
我的经验： 有一次流片，我们为了把插损从4.2 dB压到3.8 dB，把波导宽度缩了0.1 µm。结果工艺波动一来，成品率直接掉了15%。后来我学乖了——插损只要满足系统链路预算就行，别死磕。
插损主要来自三个方面：
- 耦合损耗 —— 输入/输出与光纤的模场失配
- 传输损耗 —— 波导侧壁散射、材料吸收
- 分束/合束损耗 —— 阵列臂的功率分配不均匀
🔇 串扰 (Crosstalk)
串扰就是隔壁通道的光漏到你通道里来了。你想想看，如果相邻通道串扰 –20 dB，那基本还能用；要是 –15 dB 以上，系统误码率就扛不住了。
⚠️ 我曾经踩过的坑： 设计一个 16 通道 AWG，仿真串扰 –28 dB，特别漂亮。结果流片回来实测只有 –18 dB。后来排查发现，是光栅臂的相位误差因为刻蚀深度波动被放大了。所以我现在做仿真一定会加工艺容差。
降低串扰的常用手段：
- 增加阵列波导数（但会增大尺寸）
- 优化罗兰圆焦面设计
- 引入多模干涉耦合器（MMI）替代 Y 分支
⚖️ 非均匀性 (Non-uniformity)
也叫通道均匀性。说白了，就是不同通道之间的插损差异。我习惯用“峰-峰值”来定义：所有通道插损的最大值与最小值之差。
非均匀性如果超过 1.5 dB，在波分复用系统里就会造成某些通道信噪比恶化。我个人习惯把目标定在 ≤ 1.0 dB。
💡 小技巧： 非均匀性对阵列臂的长度差非常敏感。我曾经用统计设计方法把非均匀性从 1.8 dB 降到了 0.7 dB，其实就是调整了光栅臂的宽度偏移分布。
🌀 偏振相关损耗 (PDL)
TE 模和 TM 模的插损差异。硅基波导双折射本来就大，PDL 很容易做到 1 dB 以上。但很多系统要求 PDL < 0.5 dB，这就很头疼了。
降低 PDL 的几种思路：
- 使用宽波导（> 500 nm）降低侧壁散射偏振敏感性
- 引入应力释放槽
- 采用偏振分集架构（但面积翻倍）
我记得之前有个项目，PDL 死活降不下来，最后发现是上层氧化层应力导致的。换了沉积条件后，PDL 从 1.2 dB 降到了 0.3 dB。嗯，工艺细节真的很重要。
📡 带宽 (Bandwidth)
带宽通常指 1 dB 或 3 dB 带宽。对于 100 GHz 通道间隔的 AWG，1 dB 带宽最好 ≥ 40 GHz，才能容忍激光器波长漂移和温度变化。
带宽和串扰是一对冤家。你想想看，把通带做宽了，相邻通道的串扰就会变大。我一般会先定串扰目标，再反推带宽。
| 通道间隔 | 典型 1 dB 带宽 | 典型串扰 |
|---|---|---|
| 200 GHz | ≥ 90 GHz | ≤ –25 dB |
| 100 GHz | ≥ 40 GHz | ≤ –22 dB |
| 50 GHz | ≥ 20 GHz | ≤ –18 dB |
上面这个表是我自己项目里常用的设计起点，不是的，但可以参考。
总结一下这五个指标的关系： 插损和串扰往往需要 trade-off；非均匀性考验的是版图对称性；PDL 考验的是工艺控制和材料选择；带宽则决定了系统的波长容限。做 AWG 设计，说白了就是在五个维度里找到那个“大家都还能接受”的点。