1. PCIe基础回顾：体系结构、分层模型与速率对比
PCI Express（PCIe）作为现代高速串行互连标准，其体系结构采用分层设计，将协议栈划分为事务层、数据链路层和物理层。理解这三层的职责与交互，是分析链路训练超时与恢复策略的前提。本节从体系结构总览出发，逐层拆解，并对比Gen1/Gen2/Gen3的速率演进。
1.1 PCIe体系结构概述
一个典型的PCIe系统由根复合体（Root Complex, RC）、交换器（Switch）和端点（Endpoint, EP）组成。RC通过上游端口连接CPU与内存，Switch扩展拓扑，EP提供具体功能（如GPU、NVMe SSD）。
关键概念： 链路（Link）是两点之间的双通道串行连接，由多个Lane（通道）组成。链路训练即物理层通过握手协商链路宽度、速率和极性，是驱动调试的第一道关卡。
1.2 分层模型详解
PCIe协议栈从下到上分为物理层（Physical Layer）、数据链路层（Data Link Layer）和事务层（Transaction Layer）。每一层对上层提供服务，对下层封装细节。
| 层次 | 主要职责 | 关键机制 | 与链路训练的关系 |
|---|---|---|---|
| 事务层 | 处理TLP（事务层包）的组装与解析，管理内存、I/O、配置和消息事务 | 流量控制（VC）、事务排序、完成超时 | 链路训练完成后才启动TLP交换 |
| 数据链路层 | 保证TLP在链路上的可靠传输，处理DLLP（数据链路层包） | ACK/NAK重传、CRC校验、序列号 | 链路训练成功后建立数据链路层初始化 |
| 物理层 | 负责串行/解串、8b/10b或128b/130b编码、链路训练状态机（LTSSM） | LTSSM状态迁移、电气空闲、极性反转 | 直接负责链路训练与恢复 |
调试提示： 链路训练超时问题90%发生在物理层LTSSM状态机中。数据链路层和事务层的超时通常由物理层未就绪引发，因此排查时应从物理层入手。
1.3 Gen1/Gen2/Gen3速率对比
PCIe每代速率翻倍，但编码方式和信号频率均有变化。Gen3引入128b/130b编码，将开销从20%降至约1.5%，显著提升有效带宽。
| 特性 | Gen1 (1.0) | Gen2 (2.0) | Gen3 (3.0) |
|---|---|---|---|
| 单Lane原始速率 | 2.5 GT/s | 5.0 GT/s | 8.0 GT/s |
| 编码方式 | 8b/10b | 8b/10b | 128b/130b |
| 编码开销 | 20% | 20% | ≈1.5% |
| 单Lane有效带宽 | 2.0 Gbps (250 MB/s) | 4.0 Gbps (500 MB/s) | ≈7.88 Gbps (≈985 MB/s) |
| x16有效带宽 | 4.0 GB/s | 8.0 GB/s | ≈15.75 GB/s |
| 信号频率 | 1.25 GHz | 2.5 GHz | 4.0 GHz |
| LTSSM变化 | 基础状态机 | 增加Speed Change | 增加Gen3 Equalization |
调试注意： Gen3链路训练超时最常见的原因是均衡（Equalization）失败。Gen3物理层在进入L0前必须完成发送端和接收端的均衡握手，任何一方参数不匹配都会导致训练超时，回退到Gen2或Gen1速率。
1.4 链路训练与速率协商流程
链路训练由物理层的LTSSM（链路训练与状态机）驱动，主要经历以下阶段：
- Detect：检测对端是否存在，通过接收器检测或电气空闲退出。
- Polling：发送TS1/TS2训练序列，协商链路宽度和极性。
- Configuration：确认Lane映射，完成宽度协商。
- Recovery：进入速率变更或均衡流程（Gen3必须经过此阶段）。
- L0：正常操作状态，TLP开始传输。
Gen3特殊之处： 在Configuration完成后，LTSSM必须进入Recovery状态执行均衡（Equalization），包括发送端预加重/去加重和接收端CTLE/DFE参数调整。若均衡失败，链路回退至Gen2速率重新训练。
1.5 本节小结
- PCIe体系结构采用RC-Switch-EP拓扑，链路训练发生在每对直接连接的端口之间。
- 分层模型将协议栈分为事务层、数据链路层、物理层，物理层LTSSM直接负责链路训练。
- Gen3引入128b/130b编码和均衡流程，有效带宽接近原始速率，但均衡失败是Gen3链路训练超时的首要原因。
- 速率对比表显示Gen3单Lane有效带宽约985 MB/s，是Gen1的约4倍、Gen2的约2倍。