4. Polling 状态失败的根本原因：电气问题
PCIe 链路训练进入 Polling 状态 后，发送端（Tx）开始发送特定的训练序列（TS1/TS2），接收端（Rx）需要检测到有效的信号并完成位锁定和符号锁定。如果电气参数不满足规范要求，链路将无法通过 Polling 状态，导致训练失败。本章深入分析导致 Polling 失败的四大电气根源：信号完整性、时钟抖动、参考时钟偏差和阻抗不匹配。
4.1 信号完整性问题
信号完整性（SI）问题是最常见的物理层故障原因。在高速差分信号中，任何反射、衰减或串扰都会破坏训练序列的波形，导致接收端无法正确识别 TS1/TS2 中的字符。
| SI 问题类型 | 典型表现 | 常见根因 | 排查手段 |
|---|---|---|---|
| 反射（Reflection） | 眼图闭合、过冲/下冲 | 阻抗不连续、过孔残桩、连接器不匹配 | TDR 测试、时域反射分析 |
| 衰减（Attenuation） | 信号幅度不足、眼高降低 | PCB 走线过长、介质损耗过大 | 插入损耗测试（IL） |
| 串扰（Crosstalk） | 抖动增加、眼图垂直张开度下降 | 相邻差分对间距不足、屏蔽缺失 | 近端/远端串扰测试（NEXT/FEXT） |
| 码间干扰（ISI） | 确定性抖动（DJ）超标 | 通道带宽不足、均衡器未收敛 | 抖动分解分析、浴盆曲线 |
实战提示： 在 Polling 状态下，接收端对信号幅度的容忍度最低。如果 Tx 输出摆幅正常（通常 800~1200 mV 差分峰峰值），但 Rx 端实测幅度低于 400 mV，应优先排查 PCB 走线损耗和连接器接触阻抗。
4.2 时钟抖动问题
时钟抖动直接影响接收端从数据流中恢复时钟（CDR）的能力。在 Polling 阶段，CDR 尚未完全锁定，过大的抖动会导致位锁定失败。
抖动分为两大类，对 Polling 状态的影响不同：
- 随机抖动（RJ）： 由热噪声、散粒噪声等引起，服从高斯分布。RJ 过大会导致 CDR 无法建立稳定的相位关系，表现为误码率（BER）急剧上升。
- 确定性抖动（DJ）： 包括周期性抖动（PJ）、数据相关抖动（DDJ）和占空比失真（DCD）。DJ 通常由电源噪声、串扰或时钟源谐波引起，在 Polling 状态下会直接破坏 TS1 序列的边沿位置。
关键指标： PCIe Gen3 规范要求总抖动（TJ）在 BER=1e-12 时不超过 0.3 UI（单位间隔）。对于 8 GT/s 的数据速率，1 UI ≈ 125 ps，因此 TJ 应 < 37.5 ps。如果 Polling 失败，优先测量 Tx 端的总抖动和随机抖动分量。
4.3 参考时钟偏差
PCIe 链路要求发送端和接收端的参考时钟（Refclk）频率偏差在 ±300 ppm 以内（Gen1/Gen2）或 ±100 ppm 以内（Gen3/Gen4）。如果两端参考时钟偏差过大，接收端的 CDR 无法跟踪频率差异，导致符号锁定失败。
参考时钟偏差的典型排查步骤：
- 测量实际频率： 使用高精度频率计（精度优于 0.1 ppm）分别测量 Root Complex 和 Endpoint 的 Refclk 输出。
- 计算偏差： 偏差 = |f_RC - f_EP| / f_nominal × 1e6（单位 ppm）。
- 对比规范： 若偏差超过规范值，检查时钟源（晶振/振荡器）的精度等级和老化情况。
- 检查展频时钟（SSC）： 如果使能了展频时钟，确认调制率和调制频率符合 PCIe 规范（通常 -0.5% 向下展频，调制频率 30~33 kHz）。
经验法则： 在 Polling 状态下，如果链路反复在 TS1 序列接收后立即回退到 Detect 状态，且示波器测量显示数据包间隔（PKI）异常，优先怀疑参考时钟偏差。使用频谱分析仪观察时钟频谱，若中心频率偏移超过 500 ppm，基本可以判定为时钟源故障。
4.4 阻抗不匹配
PCIe 差分对的特性阻抗要求为 85 Ω ± 15%（单端 42.5 Ω）。阻抗不匹配会导致信号反射，在 Polling 状态下表现为训练序列的位错误（Bit Error）。
| 阻抗偏差范围 | 反射系数 | 对 Polling 的影响 | 典型场景 |
|---|---|---|---|
| ±5% 以内 | < 0.03 | 基本无影响，可正常通过 | 设计良好的 PCB |
| ±10% ~ ±15% | 0.05 ~ 0.08 | 可能偶发 Polling 失败，尤其在长走线时 | 连接器区域、过孔密集区 |
| ±20% 以上 | > 0.10 | 大概率导致 Polling 失败，TS1 无法识别 | PCB 加工偏差、叠层设计错误 |
4.5 电气问题综合排查流程
当 Polling 状态失败时，建议按以下优先级进行电气问题排查：
- 第一步： 使用示波器（带宽 ≥ 16 GHz for Gen3）测量 Tx 端差分信号，确认幅度、上升时间、抖动是否在规范内。
- 第二步： 使用 TDR 测量通道阻抗，定位阻抗突变点（过孔、连接器、焊盘）。
- 第三步： 使用频谱分析仪或频率计测量两端参考时钟，计算频率偏差。
- 第四步： 如果以上均正常，进行通道 S 参数测试（IL、RL、ICR），评估通道整体质量。
案例参考： 某 Gen3 x8 链路在 Polling 状态反复失败，示波器测量显示 Tx 端信号正常，但 Rx 端幅度仅 350 mV。TDR 测试发现连接器处阻抗降至 65 Ω，更换符合 85 Ω 规范的连接器后，链路训练一次通过。