1. PCIe链路状态概述：L0、L0s、L1、L2状态定义与转换关系

PCIe链路状态是物理层与数据链路层协同管理电源与数据完整性的核心机制。链路状态机（Link State Machine, LSM）定义了从全速工作到深度休眠的多个层级，每个状态对应不同的功耗、延迟与恢复策略。理解这些状态的定义与转换关系，是掌握L0保持策略的前提。

1.1 链路状态分类与核心特征

PCIe规范定义了四种主要链路状态：L0（全速工作）、L0s（轻量待机）、L1（深度待机）和L2（主电源关闭）。各状态在功耗、退出延迟和电气特性上存在显著差异。

1.2 状态转换关系与触发条件

链路状态转换遵循严格的单向或双向规则。下图展示了PCIe链路状态机的主要转换路径及触发事件。

1.3 状态转换的软件与硬件协同

链路状态转换由硬件自动状态机与软件配置共同管理。以下是各状态转换的触发源与参与者：

• 硬件自动触发： L0→L0s转换由物理层检测到发送队列空闲后自动发起，无需软件干预。L0s→L0转换由接收端检测到电气空闲退出信号（EIEOS）后自动启动。
• 软件配置触发： L0→L1转换通常由ASPM（Active State Power Management）策略控制，软件通过配置寄存器（如Link Control Register）设置L1 Entry条件。
• 电源管理事件： L1→L2转换需要软件发送PME_Turn_Off消息，并等待所有设备确认后，主电源才被关闭。
• 链路训练参与： L2→L0恢复必须经过完整的链路训练状态机（LTSSM），包括Detect、Polling、Configuration、Recovery等阶段。

1.4 各状态下的电气特性差异

电气特性是区分链路状态的关键维度，直接影响信号完整性和退出策略设计。

1.5 状态转换的时序约束

PCIe规范为各状态转换定义了严格的时序参数，违反这些参数可能导致链路不稳定或数据丢失。

// 关键时序参数示例（PCIe Gen3/Gen4）
// L0s退出时序
t_L0s_Exit_Min = 64 ns    // 最小电气空闲退出时间
t_L0s_Exit_Max = 128 ns   // 最大电气空闲退出时间

// L1退出时序
t_L1_Exit_Min = 2 μs      // 最小L1退出时间（含PLL锁定）
t_L1_Exit_Max = 10 μs     // 最大L1退出时间

// 电气空闲退出检测窗口
t_EIEOS_Detect = 16 UI    // EIEOS检测窗口宽度（UI = Unit Interval）

// 链路均衡超时
t_EQ_Timeout = 24 ms      // 均衡过程最大超时时间

1.6 状态转换与链路均衡的关联

从L0s或L1恢复到L0时，链路均衡是必经步骤。均衡过程调整发送端去加重（De-emphasis）和接收端均衡（CTLE/DFE）参数，确保信号质量满足误码率要求。

• L0s→L0均衡： 由于L0s期间PLL保持锁定，均衡过程仅需重新训练发送端去加重系数和接收端CTLE设置，通常可在几百纳秒内完成。
• L1→L0均衡： L1期间PLL可能关闭，均衡过程需要先恢复PLL锁定，再进行完整的均衡协商，耗时约几微秒。
• 均衡失败处理： 如果均衡失败，链路状态机将进入Recovery状态，尝试降低链路速度或重新训练，这会显著增加退出延迟。