4. 物理层信号基础：差分信号对（TX/RX）、参考时钟（Refclk）、AC耦合电容、电气特性要求
链路宽度降级（如 x16 → x8）的根本原因往往隐藏在物理层信号质量中。本章深入剖析 PCIe 物理层核心信号组件：差分信号对、参考时钟、AC 耦合电容以及关键电气特性要求。理解这些基础是定位链路训练失败、误码率升高和宽度协商异常的前提。
4.1 差分信号对（TX/RX）
PCIe 采用高速差分信号传输，每个 Lane 由一对发送（TX）和一对接收（RX）差分线组成。差分信号通过两条线上大小相等、极性相反的电压摆幅传递信息，具有极强的共模噪声抑制能力。
关键概念： 差分信号并非两条独立的单端线，而是一个整体。接收器检测的是两条线之间的电压差（Vdiff = V+ - V-），而非对地电压。
4.1.1 差分信号结构示意
4.1.2 TX/RX 信号特性对比
| 参数 | 发送端（TX） | 接收端（RX） |
|---|---|---|
| 信号方向 | 输出 | 输入 |
| 差分摆幅 | 800 mV ~ 1.2 V (Gen1/2) 降低至 ~400 mV (Gen3/4) |
检测阈值：~175 mV (Gen1) ~100 mV (Gen3+) |
| 共模电压 | 0 ~ 0.6 V (典型 0.3 V) | 0 ~ 0.6 V (需与 TX 匹配) |
| 阻抗要求 | 差分 100 Ω ± 15% | 差分 100 Ω ± 15% |
| AC 耦合 | TX 侧串联电容 | RX 侧无电容（直连） |
排查提示： 链路宽度降级时，优先检查降级 Lane 的 TX 差分摆幅是否低于接收器检测阈值。使用示波器测量差分眼图，若眼高 < 200 mV（Gen3），则该 Lane 可能被接收端判定为“信号不可靠”，导致链路训练时该 Lane 被禁用。
4.2 参考时钟（Refclk）
PCIe 参考时钟（Refclk）为收发器提供精确的时序基准，直接影响数据采样精度和抖动容限。参考时钟质量差是导致链路宽度协商失败和误码率升高的常见原因。
4.2.1 参考时钟架构
4.2.2 参考时钟关键参数
| 参数 | 规范要求 | 对链路宽度的影响 |
|---|---|---|
| 频率 | 100 MHz ± 300 ppm | 频率偏差过大导致 CDR 失锁，Lane 无法训练 |
| 周期抖动（RJ） | < 10 ps RMS (Gen3) | 抖动超标使眼图闭合，接收端误码率上升，触发链路降级 |
| 相位噪声 | -150 dBc/Hz @ 10 kHz offset | 相位噪声恶化高频抖动，影响高速率下的信号完整性 |
| 上升/下降时间 | 0.5 ~ 2.0 ns | 边沿过缓增加确定性抖动，降低时序裕量 |
| 占空比 | 45% ~ 55% | 占空比失真引入偶次谐波，干扰接收器采样 |
常见误区： 许多工程师只关注时钟频率是否准确，却忽略了抖动和相位噪声。在 Gen3/Gen4 高速率下，即使频率偏差在 ±100 ppm 以内，若周期抖动超过 15 ps RMS，链路训练时接收端可能无法锁定时钟，导致该 Lane 被标记为“失败”，最终链路宽度从 x16 降级到 x8 甚至更低。
4.3 AC 耦合电容
PCIe 规范要求在发送端（TX）串联 AC 耦合电容，用于隔离 TX 和 RX 之间的直流偏置电压，同时允许交流信号通过。电容的选择和布局直接影响信号完整性。
4.3.1 AC 耦合电容的作用与要求
- 直流隔离： 防止 TX 和 RX 的共模电压差异导致直流电流流过，避免接收器饱和或损坏。
- 交流耦合： 允许高速差分信号通过，保持信号波形完整性。
- 电容值要求： 典型值 75 nF ~ 200 nF（推荐 100 nF），容值过小会衰减低频分量，容值过大增加成本和 PCB 面积。
- 封装与布局： 推荐 0402 或 0603 封装，靠近 TX 引脚放置（< 10 mm），减少寄生电感。
- 耐压与材质： 至少 16V 耐压，使用 X7R 或 C0G 材质，避免压电效应引入噪声。
4.3.2 AC 耦合电容对信号的影响
4.3.3 电容排查清单
| 检查项 | 合格标准 | 不合格后果 |
|---|---|---|
| 电容值 | 75 nF ~ 200 nF | 低频分量衰减，信号畸变 |
| 封装 | 0402 / 0603 | 大封装寄生电感大，高频性能差 |
| 放置位置 | 距 TX 引脚 < 10 mm | 走线过长引入反射和串扰 |
| 焊接质量 | 无虚焊、冷焊、桥接 | 信号开路或短路，Lane 完全失效 |
| ESR | < 100 mΩ @ 100 MHz | 插入损耗增加，信号幅度降低 |
排查技巧： 使用 TDR（时域反射计）测量 AC 耦合电容处的阻抗突变。正常电容应呈现平滑的 100 Ω 差分阻抗；若出现明显凹陷或凸起，说明电容值或封装选择不当，或焊接存在缺陷。这是链路宽度降级排查中常被忽略的物理层问题。
4.4 电气特性要求
PCIe 物理层电气特性定义了信号在发送端和接收端必须满足的电压、时序和阻抗参数。这些要求随 PCIe 代际（Gen1/2/3/4/5）而演进，高速率下裕量更小。
4.4.1 关键电气参数汇总
| 参数 | Gen1 (2.5 GT/s) | Gen2 (5 GT/s) | Gen3 (8 GT/s) | Gen4 (16 GT/s) |
|---|---|---|---|---|
| TX 差分摆幅 | 800 ~ 1200 mV | 800 ~ 1200 mV | 400 ~ 1200 mV | 400 ~ 1200 mV |
| RX 检测阈值 | 175 mV | 175 mV | 100 mV | 100 mV |
| 眼高（最小） | 400 mV | 400 mV | 200 mV | 100 mV |
| 眼宽（最小） | 0.4 UI | 0.4 UI | 0.3 UI | 0.25 UI |
| 总抖动（TJ） | < 0.4 UI | < 0.4 UI | < 0.3 UI | < 0.25 UI |
| 差分阻抗 | 100 Ω ± 15% | 100 Ω ± 15% | 100 Ω ± 15% | 100 Ω ± 10% |
4.4.2 电气特性对链路宽度的影响
4.4.3 电气特性排查步骤
- 测量 TX 差分摆幅： 使用示波器在 TX 引脚处测量，确保摆幅在规范范围内。若摆幅偏低，检查电源供电和 TX 驱动配置。
- 验证眼图模板： 在接收端测量眼图，确认眼高和眼宽满足对应代际的最小要求。眼图闭合是链路降级的前兆。
- 分析抖动成分： 使用抖动分析软件分离随机抖动（RJ）和确定性抖动（DJ）。RJ 超标通常与时钟源相关，DJ 超标与串扰或阻抗不连续相关。
- 检查阻抗连续性： 使用 TDR 测量从 TX 到 RX 的整个通道阻抗，确保差分阻抗在 100 Ω ± 15% 范围内，且无明显突变点。
- 评估串扰影响： 在相邻 Lane 上施加激励信号，观察目标 Lane 的串扰幅度。串扰幅度应低于接收器检测阈值的 10%。
实战案例： 某服务器主板 PCIe x16 插槽在 Gen3 模式下只能协商到 x8。排查发现 Lane 8~15 的 TX 差分摆幅仅 350 mV（低于 Gen3 最小 400 mV 要求），进一步检查发现该组 Lane 的电源滤波电容虚焊，导致 TX 驱动供电不足。更换电容后，所有 Lane 摆幅恢复至 800 mV，链路宽度恢复正常 x16。
4.5 本章小结
物理层信号质量是 PCIe 链路宽度协商的基础。差分信号对的摆幅和共模电压、参考时钟的抖动和频率精度、AC 耦合电容的选型和布局，以及整体电气特性是否满足规范，任何一个环节出现偏差都可能导致链路训练时部分 Lane 被禁用，最终表现为宽度降级。掌握这些物理层基础知识，是后续深入分析链路训练状态机和排查宽度降级问题的前提。