3. L0 状态详解：全速运行状态的特征、电气特性、数据链路层与物理层行为
L0 状态是 PCIe 链路正常工作的全速运行状态。在此状态下，链路两端（上游端口与下游端口）的物理层、数据链路层和事务层均处于完全激活模式，能够以最高性能进行数据包的收发与流量控制。理解 L0 状态是掌握后续电源管理状态（L0s、L1）切换的基础。
3.1 L0 状态的核心特征
L0 状态是链路默认的工作模式，具有以下关键特征：
- 全速数据传输：所有 Lane 均处于电气空闲（Electrical Idle, EI）的相反状态——即持续进行数据或训练序列（TS1/TS2）的收发。
- 时钟与 PLL 全速运行：参考时钟（Refclk）稳定，PLL 锁定，SerDes 收发器处于全速工作模式。
- 链路训练完成：链路宽度（Link Width）和速率（Data Rate）已协商确定，LTSSM 处于 L0 子状态。
- 电源消耗最大：所有 Lane 的发送器（Tx）和接收器（Rx）均处于高功耗模式，典型功耗可达每 Lane 数十毫瓦至数百毫瓦（取决于速率和工艺）。
关键指标对比： L0 状态下的链路功耗通常比 L0s 状态高 2~5 倍，比 L1 状态高 10~100 倍。因此，电源管理策略的核心目标是在保证性能的前提下，尽可能延长链路处于 L0s 或 L1 状态的时间。
3.2 电气特性详解
L0 状态的电气特性由 PCIe Base Spec 严格定义，主要包括差分电压摆幅、去加重（De-emphasis）和抖动容限等参数。
| 参数 | Gen1 (2.5 GT/s) | Gen2 (5 GT/s) | Gen3 (8 GT/s) | 说明 |
|---|---|---|---|---|
| 差分输出电压 (VTX-DIFF) | 800~1200 mV | 800~1200 mV | 800~1200 mV | 全摆幅模式，L0s 可降低至 400~600 mV |
| 去加重 (De-emphasis) | -3.5 dB | -3.5 dB / -6 dB | 自适应均衡 | 补偿高频损耗，L0 状态下必须启用 |
| 发送器阻抗 | 40~60 Ω | 40~60 Ω | 40~60 Ω | 差分阻抗，L0 与 L0s 一致 |
| 接收器检测阈值 | 175 mV | 175 mV | 175 mV | 用于电气空闲退出检测 |
设计提示： 在 L0 状态下，发送器必须保持全摆幅和去加重开启，以确保信号完整性。任何降低电压或关闭去加重的行为都会导致链路进入 L0s 或 L1 状态。
3.3 数据链路层行为
在 L0 状态下，数据链路层（Data Link Layer, DLL）执行以下核心功能：
- TLP 封装与序列号：为每个事务层包（TLP）附加 12 位序列号（Sequence Number），用于重传和去重。
- LCRC 生成与校验：为 TLP 生成 32 位链路循环冗余校验（LCRC），接收端校验错误后触发 Nak 重传。
- ACK/NAK 协议：接收端通过数据链路层包（DLLP）发送 ACK 或 NAK 确认，发送端根据确认决定是否重传。
- 流量控制（Flow Control）：通过 FC DLLP 定期交换信用量（Credits），确保接收端缓冲区不溢出。
- 重放缓冲区管理：发送端维护重放缓冲区（Replay Buffer），存储已发送但未收到 ACK 的 TLP。
常见误区： L0 状态下数据链路层必须持续进行 ACK/NAK 协议交互。如果接收端因缓冲区满而无法及时发送 ACK，发送端的重放缓冲区可能溢出，导致链路进入恢复（Recovery）状态，而非直接进入 L0s 或 L1。
3.4 物理层行为
物理层（Physical Layer, PHY）在 L0 状态下负责比特级的传输与接收，以及链路训练与状态机（LTSSM）的维护。
3.4.1 发送器与接收器行为
- 发送器 (Tx)：持续输出差分数据信号，保持全摆幅和去加重。每 Lane 的 SerDes 将并行数据转换为串行比特流，并嵌入时钟信息（8b/10b 编码用于 Gen1/Gen2，128b/130b 编码用于 Gen3 及以上）。
- 接收器 (Rx)：持续检测差分信号，进行时钟恢复（CDR）和数据采样。接收器必须能够容忍一定的抖动和噪声，并正确恢复出比特流。
- 电气空闲 (Electrical Idle)：在 L0 状态下，电气空闲被严格禁止。任何 Lane 进入电气空闲都会导致 LTSSM 迁移至 L0s 或 Recovery 状态。
3.4.2 LTSSM 在 L0 状态下的子状态
LTSSM 在 L0 状态下包含两个子状态：
| 子状态 | 描述 | 触发条件 |
|---|---|---|
| L0 | 全速运行，所有 Lane 均处于数据收发模式 | 链路训练完成后默认进入 |
| L0s | 部分 Lane 进入电气空闲以节省功耗，但链路逻辑仍保持连接 | 链路空闲超时或软件请求 |
3.5 L0 状态下的关键设计考量
设计建议：
- 时钟抖动控制：L0 状态下 PLL 必须保持低抖动输出，建议参考时钟的 RMS 抖动控制在 1 ps 以内（Gen3 及以上要求更严）。
- 去加重与均衡：对于长走线或高损耗通道，发送器去加重和接收器均衡（CTLE/DFE）必须在 L0 状态下持续启用，否则会导致误码率上升。
- 重放缓冲区深度：建议重放缓冲区至少能存储 32 个未确认 TLP，以应对突发流量和 ACK 延迟。
- 电气空闲检测阈值：接收器的电气空闲检测阈值应严格遵循规范（175 mV），避免因噪声导致误判进入 L0s 或 Recovery。
3.6 总结
L0 状态是 PCIe 链路性能的基石。它要求物理层保持全速电气特性，数据链路层持续进行确认与重传，事务层正常处理请求与完成。任何偏离 L0 状态的行为（如进入 L0s 或 L1）都必须经过严格的电源管理状态机控制，以确保数据完整性和链路稳定性。理解 L0 状态的细节，是后续分析 L0s 和 L1 状态切换策略的前提。