📚 课程目录第1章 ESD概述与危害

ESD 概述与危害归纳总结

十几年前，我刚入行做模拟 IC 设计。有一款电源管理芯片，前仿真、后仿真都过了，流片回来一上电就烧。查了两个月，最后定位在 ESD 结构上——保护管尺寸留得太小，2000 V HBM 直接把它击穿了。

那次教训让我记住一个道理：ESD 不是可有可无的附属设计，它是芯片生存的第一道防线。 你来学这门课，说明你也已经意识到——光靠代工厂提供的 ESD 单元不行，得自己会仿、会调、会验证。

静电放电，就是两个带不同静电电位的物体靠近时，电荷瞬间转移的过程。你冬天摸门把手被电一下，那也是 ESD。只不过咱们芯片里发生的 ESD，电压可以飙到几千伏甚至上万伏，电流峰值几十安培，持续时间却只有几纳秒到几百纳秒。

你想想看，芯片内部的金属线宽才零点几微米，栅氧化层厚度几个纳米。几千伏的过压打上去，结果只有一个——毁灭性损坏。

这里我把常见的失效机制归纳成三类。每个都是我亲自在失效分析实验室里看过的。

热失效：大电流流过高阻区域（比如扩散区、多晶硅电阻），焦耳热把硅材料局部熔融了。我在显微镜下见过那种圆形的熔坑，像被电焊打了一样。
介质击穿：栅氧化层承受不住过压，形成永久性导电通道。我有一块 0.18 μm 的测试 chip，CDM 打 500 V 就把 3.3 V 器件的栅氧打穿了，漏电从 pA 级跳到 mA 级。
应力迁移 & 电迁移：瞬间大电流在金属线上产生巨大应力，加上高温，铝或铜原子被“吹”走。我曾见过一条 10 μm 宽的电源线直接被熔断，中间断开的地方还留着金属球。

注意：这三种失效往往同时出现。你设计 ESD 防护回路时，得同时考虑电流泄放能力和电压钳位能力，缺一不可。

为了在实验室里公平地考核芯片的抗 ESD 能力，行业定了三种标准模型。做仿真的时候，我们就是用这些模型的波形来激励 ESD 防护回路。

模型	代表场景	上升时间	峰值电流（2 kV 时）
HBM（人体模型）	人的手碰到芯片 pin	2 ~ 10 ns	~1.33 A
MM（机器模型）	金属工具接触芯片	0.5 ~ 2 ns	~3.3 A
CDM（充电器件模型）	芯片自身带电后瞬间接地	< 0.5 ns	可达 10 A 以上

你可能觉得 1.33 A 不算大。但别忘了——这个电流要在几十纳秒里从 pin 上灌进去，内部门管才多大？说白了，它相当于是给芯片来了一记“闪电拳”。

以前我们全靠经验——看着代工厂的 rule 画个保护环，测出来不行就改版重流。一次改版几万美金，时间搭进去三个月。

后来我开始用 SPICE 搭 ESD 回路模型，把 HBM/CDM 的电流源放进去，看每个节点电压、电流、功耗。这个习惯让我至少避免了三块芯片流片失败。举个例子：

有一次 65 nm 的射频接收机，焊盘到内部电路之间有个 ESD 电阻。仿真发现 2 kV HBM 下电阻上的瞬时功率超过 3 W，而金属电阻的熔断功率阈值只有 1.5 W。我果断把电阻加宽了一倍。后来流片测试全过。

经验：仿真不仅能帮你找到薄弱点，还能告诉你 ESD 触发电压、维持电压、回滞特性这些参数。这些靠经验猜不出来。

说白了，ESD 防护就是给静电电流修一条“专用泄洪道”，不让它流进脆弱的内部电路。这条泄洪道必须满足三个条件：

最常见的旁路器件就是 GGNMOS（栅接地 N 沟道 MOS） 和 SCR（硅控整流器）。这门课会一步步带你把它们的 SPICE 模型搭出来、调参数、看瞬态响应。

课程脉络预览：

别只依赖仿真一个模型：有一次我只仿了 HBM，结果流片后 CDM 测试 fail。后来我养成习惯，每版设计至少跑 HBM（2 kV）、CDM（500 V）、MM（200 V）三个仿真。
注意版图寄生效应：仿真里管子导通得很好，但版图走线长了，寄生电感会让 ESD 钳位电压飙高。我现在都会把关键互连的寄生 R 和 L 提出来，放到网表里一起仿。
触发电压不能只看直流：有的保护器件直流触发电压 5 V，但 ESD 脉冲上升沿下，触发电压会漂移。我曾经吃过这个亏——SCR 在 3.3 V 电源域里一直不触发，导致内部电路先烧了。

好了，这一章我们把 ESD 的来龙去脉、危害、模型和防护思路过了一遍。你记住了：ESD 防护设计不是玄学，是可以用 SPICE 仿真量化分析的工程。 后面的章节我就带你一步步把仿真环境搭起来，从最基本的电流源波形开始。