4. HBM与CDM测试模型归纳总结
做高速接口的ESD设计，HBM和CDM这两个测试模型是绕不开的坎。很多人觉得它们就是标准里规定的几个波形参数，照着测就完事了。其实不然——这两个模型的物理本质完全不同，防护设计的思路也差很多。
我个人习惯，拿到一个新接口的ESD需求，第一件事就是先问：主要面对HBM还是CDM？ 这决定了你选ESD器件的类型，也决定了版图布局的优先级。今天我们就彻底把它们掰开揉碎讲清楚。
核心观点： HBM模拟人体放电，能量大、时间短；CDM模拟芯片自身带电后对地放电，电流峰值极高、上升沿极陡。两者的故障树分析和防护策略截然不同。
4.1 HBM测试模型
HBM，Human Body Model，人体放电模型。说白了就是模拟一个带电的人去碰芯片引脚。我记得刚入行时，带我的老工程师说：“你冬天脱毛衣再摸门把手的感觉，就是HBM。” 还真就是这么回事。
4.1.1 电路模型与波形参数
HBM的标准电路长这样：一个100pF的电容通过1.5kΩ电阻对DUT放电。时间常数τ = RC = 150ns，所以波形半宽大概在150ns左右。上升时间 < 10ns，不算特别快。
| 参数 | 典型值 | 说明 |
|---|---|---|
| 电容 C | 100 pF ± 10% | 模拟人体对地电容 |
| 电阻 R | 1.5 kΩ ± 1% | 模拟人体皮肤阻抗 |
| 上升时间 tr | 2 ~ 10 ns | 从10%到90%幅值 |
| 脉冲半宽 | 150 ± 20 ns | 半峰值宽度 |
| 峰值电流@2kV | 约 1.33 A | I = V / R |
注意，HBM的峰值电流并不高。2kV下才1.33A。但它的能量不小：½CV² = 0.5 × 100pF × (2000V)² = 0.2mJ。这个能量足够烧穿薄栅氧或熔化金属走线。
实战经验： 我曾在一个USB 3.0 PHY项目中，发现HBM 2kV通过时，内部一根VDD到VSS的窄金属线熔断了。查了半天——那根线只有3μm宽，电流密度超过EOS极限。后来改宽到10μm就没事了。所以HBM不仅要看ESD器件，还得检查电源网络的金属宽度。
4.1.2 HBM故障模式
HBM最常见的失效机制是栅氧击穿和结烧毁。为什么呢？因为1.33A的电流注入到内部节点后，如果ESD器件没有及时开启，电压就会迅速上升到栅氧击穿电压以上。特别是输入引脚，栅氧直接暴露在IO上，最容易出事。
- 栅氧击穿： 发生在输入/输出管的栅极下方。我记得有一次，一串施密特触发器的输入级ESD过了2kV HBM，但到了4kV时就全挂了。用热点分析一看，栅氧化层击穿了六个点。
- 结烧毁： 主要在N+/P阱或P+/N阱反向偏置结上。泄放电流过大，局部焦耳热导致硅熔化。
- 金属电迁移： 多发生在电源轨的细走线上。虽然只持续几百纳秒，但峰值电流足够把铝线熔断。
避坑指南： 我曾经在设计一个HDMI输出级时，把ESD钳位管放在版图的角落，距离输出驱动管很远。结果HBM 2kV测试时驱动管先挂了——因为钳位管开启慢，长互连寄生电感导致电压过冲。从此我总结了：ESD器件必须尽量靠近被保护的引脚和电路。
4.2 CDM测试模型
CDM，Charged Device Model，带电器件放电模型。这个模型在1990年代后才被重视。为什么？因为封装越来越小，芯片在自动化设备里摩擦起电，积累的电荷瞬间通过引脚对地放电。你想想看，一个10pF的芯片充到500V，通过一个引脚对地放电——等效回路几乎没有限流电阻，峰值电流能到十几甚至几十安培！
4.2.1 电路模型与波形参数
CDM没有固定的RC网络，因为芯片本身的寄生电容就是储能元件，而放电路径的电阻和电感非常小（主要是引脚和焊盘的寄生）。标准中通常用“放电头”来模拟，波形上升时间 < 400ps，半宽往往只有1~2ns。
| 参数 | 典型值 | 说明 |
|---|---|---|
| 等效电容 C_pkg | 1 ~ 20 pF | 取决于封装和芯片尺寸 |
| 放电路径电阻 | 几欧姆到几十欧姆 | 包括引脚、键合线、PCB走线 |
| 上升时间 tr | 200 ~ 400 ps | 极快，不是所有Tester都能测准 |
| 脉冲半宽 | 1 ~ 2 ns | 非常窄 |
| 峰值电流@500V | 5 ~ 15 A | 取决于回路电感 |
注意CDM的峰值电流是HBM的十几倍，但持续时间只有HBM的百分之一。所以CDM的失效机制以薄栅氧击穿为主——因为电压过冲发生太快，内部钳位管根本来不及响应。
4.2.2 CDM故障模式
- 栅氧击穿： 这是CDM的头号杀手。内部反相器的输入栅、电容的栅极都可能因为几十皮秒的电压尖峰而穿通。
- 浅结漏电： 源/漏到衬底的结在快速过冲下产生热载流子，导致阈值漂移或漏电增大。
- 内部节点局部熔化： 极高峰值电流流过内部微细走线，引起电迁移或局域熔化。我在一个SerDes项目中看到一条仅2μm宽的电源分叉线，CDM 500V后直接开路了。
关键差异： HBM失效通常发生在IO PAD附近或电源网络上，而CDM失效可能出现在芯片内部的任意节点——因为电荷是整体充上去的，放电时内部所有节点都会耦合出很高的电压。
4.3 HBM vs CDM：一张表讲透
| 对比维度 | HBM | CDM |
|---|---|---|
| 储能元件 | 外部电容 100pF | 芯片自身寄生电容 |
| 限流元件 | 1.5kΩ 电阻 | 放电路径寄生电阻（极小） |
| 峰值电流（典型） | 1.33A @ 2kV | 5~15A @ 500V |
| 上升时间 | 2~10ns | 200~400ps |
| 脉冲宽度 | ~150ns | 1~2ns |
| 主要失效位置 | IO PAD附近、电源网络 | 内部栅氧、内部连接线 |
| 防护策略重点 | 大电流泄放能力+金属宽度 | 低寄生钳位+快速响应+版图紧凑 |
避坑指南： 我曾经接一个项目，客户的ESD spec只写了“通过HBM 2kV”，我们所有防护都按HBM设计。结果客户工厂自动化测试时大量失效——后来一查，他们产线上的芯片在Tray盘里摩擦起电，CDM敏感度非常差。从那以后，我建议所有消费类芯片至少也要满足CDM 250V，有条件的要过500V。
4.4 两种模型在故障树分析中的角色
在ESD故障树分析（FTA）中，HBM和CDM分别作为顶层事件的输入分支。它们各自的失效模式不同，底事件也不同。下面这张SVG图给出了一个简化的故障树框架：
故障树分析要点： 在构建ESD故障树时，我们通常会以“芯片ESD失效”为顶层事件，然后按照HBM和CDM两条主线展开。每条线下再细分栅氧击穿、结烧毁、金属熔断等底事件。根据历史测试数据和工艺特性，可以给每个底事件分配概率，最终推算出顶层失效概率。
4.5 设计中的实战取舍
讲了这么多理论和标准，最后聊聊我实际设计中的体会。
第一，不是所有引脚都需要同等级别的防护。高速接口的时钟和数据引脚有非常严格的电容约束，你不能在IO上挂一个巨大的钳位管。我的做法是：对电容敏感引脚，优先用CDM防护（较小的二极管+快速SCR），对电源引脚则加强HBM防护。把不同模型的需求分配到不同引脚上，才能平衡性能与可靠性。
第二，版图布局决定了CDM的成败。CDM的充放电路径极其依赖寄生电容和电感。我曾在一个16nm FinFET项目中，因为内部走线过长导致CDM 500V过不了。解决办法是把每组IO旁边的VDD和VSS用宽金属直接连到衬底接触环，缩短放电路径。
第三，测试条件要和生产环境对应。HBM的标准测试条件是室温，但实际产线可能是高温或低温。我记得有一款车规芯片，HBM常温下2kV全过，但拉到85°C后降级到1kV就挂了。温度对漏电流和触发电压的影响不能忽视。
最后的提醒： 很多初学者觉得ESD防护就是加个钳位管完事。实际上，故障树分析告诉我们：HBM和CDM的失效路径不同，防护必须多维度。不仅要选对器件，还要考虑版图、去耦电容、电源网络、甚至封装选择。我自己吃过亏才明白——多看几次故障树，多做一些仿真，比流片回来再改要好得多。