3. ESD失效机理：过电压击穿、过电流热效应、电荷注入
ESD到底是怎么把芯片搞坏的？
这个问题我从业头三年一直在琢磨。很多教科书告诉你ESD是“静电放电”，但具体到晶圆上那层几纳米的氧化层，或者一条微米级的铝线，到底发生了什么？说白了，ESD失效的根因就三种：电压太高把绝缘层打穿、电流太大把导体烧断、电荷注入把器件特性搞偏。
我个人习惯把这三条列在笔记本首页。今天咱们一条一条拆开看。
3.1 过电压击穿
过电压击穿，说白了就是ESD的瞬态高压直接把绝缘层打穿了。
你想想看，一个MOSFET的栅氧化层厚度——现在先进工艺里可能只有1.2~1.5nm。这个厚度能扛多少伏？按氧化物击穿场强大约10MV/cm来算，也就扛1.5V左右。可ESD脉冲瞬间就能在栅上感应出十几伏甚至几十伏的电压。结果呢？砰，氧化层就破了。
我记得有一次做某款电源管理芯片的ESD测试，HBM 2kV全pass，但加到3kV时良率骤降。失效分析切出来一看，栅氧化层上全是针孔击穿点。这就是典型的过电压击穿。
过电压击穿的关键特征：
- 失效阈值电压：由介质击穿场强决定，与氧化层厚度成正比
- 失效时间：极短，通常<1ns
- 失效表现：栅漏短路、栅源短路、输入漏电剧增
- 敏感结构：MOSFET栅极、电容介质、浮空节点
还有一个容易忽略的点：PN结的反向击穿。ESD高压施加在反向偏置的PN结上，如果电压超过雪崩击穿电压，结区就会发生雪崩倍增。轻微情况下是可逆的——但电流一旦失控，局部过热就会带来永久性损伤。我曾经见过一个电源钳位二极管，ESD测试后反向漏电从nA级飙到了μA级，一结温升曲线就知道坏了。
3.2 过电流热效应
这是我最怕的一种失效模式。为什么？因为它很隐蔽。
过电流热效应，就是ESD的大电流流过金属线、接触孔、硅化物这些导电结构时，因为焦耳热（I²R）导致局部温度急剧上升。当温度超过金属的熔点（比如铝约660°C，铜约1085°C）或者硅化物的相变温度时，这些结构就会被熔断或烧毁。
我在项目中遇到过最典型的情况是：一颗RF switch芯片，ESD测试HBM 2kV全过，但CDM 500V就挂了。失效分析一看，Source/Drain的硅化物层出现了一条细细的熔融带。这就是过电流热效应的典型特征——它不一定发生在最粗的电源线上，往往发生在电流密度最高的局部区域，比如接触孔底部、硅化物边缘。
| 结构 | 典型电流承受能力 | ESD失效温度阈值 | 备注 |
|---|---|---|---|
| 铝金属线（1μm宽） | ~0.5~1 mA/μm | 660°C（熔点） | 随线宽、厚度、衬底散热变化 |
| 铜金属线 | ~1~2 mA/μm | 1085°C（熔点） | 抗电迁移能力优于铝 |
| 钨接触孔 | 受限于接触电阻 | ~1400°C（分解温度） | 易在孔底部出现局部过热 |
| 硅化物（CoSi₂/TiSi₂） | 与结深、掺杂浓度相关 | ~700~900°C（相变/再结晶） | ESD中常见烧毁位置 |
个人经验：判断过电流热效应的时候，我习惯先看失效点的物理位置。如果失效点出现在靠近漏端的硅化物区，或者接触孔阵列的边缘处，十有八九就是电流拥挤导致的局部过热。这时候要做的是减小电流密度——要么加宽金属线，要么多放接触孔。
还有一个细节：热效应导致的失效往往跟脉冲宽度有关。短脉冲（比如CDM的纳秒级）虽然峰值电流高，但能量小，可能只是局部微熔；长脉冲（比如HBM的百纳秒级）能量更大，更容易导致大范围烧毁。我建议大家在选型时关注器件承受的ESD脉冲的I²t参数——这比单纯看峰值电流更有意义。
3.3 电荷注入效应
这个机理，我觉得是最难排查的。
电荷注入效应，是指ESD事件中高能载流子（热电子或热空穴）获得足够动能后，越过Si-SiO₂界面的势垒，注入到栅氧化层中。这些注入的电荷会被氧化层中的陷阱俘获，或者直接产生新的界面态。结果呢？器件的阈值电压（Vth）漂了、跨导（gm）降了、漏电流（Ids）变了——但芯片功能可能还没完全失效。
你想想看，这种失效连ATE测试都不一定抓得出来。它可能只是让芯片的某个参数飘了10~20%，但在量产筛选中完全会被当成良品放过去。直到系统级装配后，在高温或高电压应力下才暴露出来——这就是所谓的“潜在缺陷”（latent defect）。
警告：电荷注入导致的潜在缺陷是最危险的ESD失效形式。它不会让芯片立刻坏掉，但会显著降低器件的长期可靠性。我曾经有一款LDO产品，出厂测试全pass，但在客户系统里跑了三个月后输出噪声急剧增大。失效分析时发现LDO的带隙基准中一对差分对管的Vth漂了50mV——就是ESD电荷注入留下的痕迹。
电荷注入的典型效应包括：
- 阈值电压漂移：注入的电子/空穴被氧化层陷阱俘获，等效于改变了栅极下方的固定电荷密度，Vth会发生永久性偏移。NMOS的Vth一般正向漂，PMOS负向漂。
- 跨导退化：界面态会散射载流子，降低沟道迁移率，导致gm下降。这在模拟电路中尤其致命——直接影响增益和带宽。
- 1/f噪声增加：界面态的增加会显著提升低频闪烁噪声。你想想看，一个精密运放用久了噪声变大，可能不是老化，而是ESD电荷注入埋下的雷。
- 栅漏电增大：严重注入会在氧化层中形成渗漏路径，导致栅极漏电流从fA级升到pA甚至nA级。
电荷注入失效的判据（我在实际项目中用的参考值）：
- Vth漂移 > 10mV（对模拟/混合信号电路）
- gm退化 > 5%
- 1/f噪声（@10Hz）上升 > 3dB
- 栅漏电 > 10×初始值
- 以上任何一项超标，都建议定位为ESD电荷注入失效
嗯，这里要注意：电荷注入往往发生在MOSFET的漏边，因为那里电场最强。所以防护的时候，除了在I/O上加ESD保护结构，有时候在内部关键晶体管的漏端加一个浅沟槽隔离（STI）或者轻掺杂漏极（LDD）结构，都能有效缓解注入问题。
这三种失效机理，在实际的ESD事件中从来不会单独出现。一个HBM脉冲打上去，过电压先到，介质被击穿；然后大电流涌进来，局部温度飙升，金属烧断；同时高能载流子趁乱注入氧化层，留下潜在陷阱。搞懂了这三条，将来你在debug ESD失效问题时，心里就有谱了。