第3章 ESD泄放路径基本概念：泄放路径的定义、低阻抗路径的重要性
说实话，我刚入行那会儿，对ESD的理解基本停留在“板子打一枪，坏了就换芯片”。直到有一次，一个量产项目在冬天地毯上频繁复位，我才真正意识到：ESD不是玄学，路径决定生死。
这一章，咱们就聊聊泄放路径的基本概念。别觉得基础，很多老工程师在泄放路径上栽过跟头。我个人习惯是先理解“是什么”，再深究“为什么”，最后才是“怎么做”。
泄放路径的定义：电流的唯一出路
什么叫ESD泄放路径？说白了，就是静电电荷从带电体（比如人手）流到参考地（通常是系统地）的那条路。
你可以把它想象成一条河流。ESD电流就是洪水。如果河道通畅，洪水就顺流而下；如果河道堵塞，洪水就会漫到两边——在电路里，就是击穿IC、烧毁端子。
我一般把它拆成三个要素：
- 源头：静电荷积攒的地方。可能是人体、设备外壳，也可能是电缆。
- 路径：从源头到地的导电通道。可以是元器件、PCB走线、螺丝、机壳。
- 终点：参考地平面。在PCB里往往是地平面(GND)；在整机里是大地(Earth)。
你不在设计阶段安排好这条路，ESD电流就会自己“开路”——结果往往不是你想要的。
为什么低阻抗路径是命门？
你想想看，ESD事件是啥样？
一个典型的HBM（人体放电模型），峰值电流能到几十安培，上升时间不到1纳秒。这么猛的电流冲进来，路径上的任何阻抗都会产生压降。
公式很简单：V = I × Z
I是固定的（ESD电流源）。Z越小，V越小。V越小，对敏感节点的冲击越小。
我在项目中遇到过一种情况：板上明明铺了大面积地铜，但ESD打上去，CPU还是死机。查了很久才发现——地铜和机壳之间只有一根细长的排线连接。那根排线的寄生电感在纳秒级上升沿下产生了巨大的阻抗，地电位瞬间被抬高了几十伏。嗯，问题就在这儿。
理想泄放路径的四个特征
根据我自己的项目经验，一条好的泄放路径应该满足下列条件。你可以对照着检查自己的设计：
| 特征 | 具体表现 | 为什么重要 |
|---|---|---|
| 低直流电阻 | 走线宽、铜厚足、接触电阻小 | 降低稳态压降，防止地弹 |
| 低寄生电感 | 路径短、无绕行、无细长过孔 | 高频ESD分量（GHz级）最怕电感 |
| 低回路面积 | 信号与回流路径紧耦合 | 减少电磁耦合，防止串扰 |
| 无断点 | 地平面连续、无狭窄瓶颈 | 避免电流集中导致局部过热 |
低阻抗路径的“敌人”清单
知道了什么是对的，咱们再来看看什么是不对的。我曾经梳理过一个“黑名单”，每次做评审都会拿出来过一遍：
- 细长的走线：尤其是绕过BGA封装的底部去扇出的线。电感大、电阻大，ESD一来就是重灾区。
- 孤立的过孔：有些设计者喜欢只在端头打一个地过孔。单个过孔的寄生电感可达0.5~1nH，三个以上的并联才能明显降感。
- 跨层跳线：从顶层铺铜，结果在散热器下方被迫开槽，绕了一大圈才接到底层地平面。这个“绕圈”就是环天线。
- 连接器与机壳之间的高阻抗点：比如螺丝镀层不好、EMC弹片接触不良。这些在低频时没问题，高频下就是开路。
怎么量化“低阻抗”？我一般用这个经验值：
- 对于PCB上的ESD泄放主干道，目标阻抗（在100MHz~1GHz频段）低于1Ω。
- 对于连接器到机壳的路径，目标阻抗低于10mΩ（直流），寄生电感低于2nH。
教训：不要相信“差不多”，路径数量每翻一倍，路径总电感就降一半。
核心逻辑关系
这一章的知识点其实可以串成一张图。你一看就明白泄放路径在整个ESD设计体系里所处的位置。
总结：低阻抗 = 低风险
最后说一句。泄放路径的设计，本质上就是在和寄生参数做斗争。你铺的每一段铜、打的每一个过孔、选的每一颗螺丝，都在影响这条路的好坏。
低阻抗不只是电阻低，更是电感低、回路小、无断点。
做ESD设计这么多年，我最深的体会就是：把ESD当作一个正常信号来处理。你会给高速信号铺阻抗受控的路径，为什么就不肯给ESD设一条平坦大道呢？