4. 延时校准机制：TCLK与数据延迟的调整原理
好，咱们接着聊链路训练的核心环节——延时校准。
上一轮训练确定了引脚方向和阻抗匹配，但信号能不能被正确采样，还得看时钟和数据之间的“对齐”情况。说白了，RGMII接口的本质就是源同步时钟，发送端把时钟和数据一起送出去，接收端用这个时钟去抓数据。
问题就出在这儿：
- PCB走线——时钟和数据路径长度不可能完全一致，哪怕只差几毫米，延时差异就出来了。
- 封装与管脚——芯片内部的绑定线和管脚焊盘也会有延时偏差。
- 温度电压变化——芯片工作起来后，延时特性会漂移。
这些因素叠加在一起，如果不做校准，接收端很可能采到的数据全是错的。我遇到过一块板子，常温下跑得好好的，一进恒温箱就死机——排查到最后，就是时钟和数据之间的延时差超出了容忍范围。
4.1 为什么必须做延时校准？
咱们先看一个最简单的RGMII采样场景：
发送端在时钟的上升沿和下降沿都送数据（DDR模式）。接收端内部有个TCLK（训练时钟），这个TCLK需要被调整到合适相位，才能保证在数据的“眼图”正中间采样。
| 采样方式 | 时钟边沿 | 数据窗口 |
|---|---|---|
| 上升沿采样 | 时钟从0→1 | 采样偶数位（如TX_DATA[0]） |
| 下降沿采样 | 时钟从1→0 | 采样奇数位（如TX_DATA[1]） |
| 理想对齐 | 时钟边沿对准数据眼图中心 | 建立/保持时间余量最大 |
如果不校准，TCLK的边沿可能落在数据跳变的位置，那采样结果就不可靠了。嗯，这里要注意——数据跳变区是禁止采样的，那里电平不稳定，可能产生建立时间或保持时间违规。
4.2 TCLK的调整原理——粗调与细调
大多数RGMII PHY内部都有一个数字延时链或锁相环相位插值器，用来调整TCLK的相位。我个人习惯把调整过程分成两步：
- 粗调——以TCLK的一个完整周期为单位，做整数倍的延时。比如TCLK是125MHz（周期8ns），粗调可以移1个周期（8ns）、2个周期（16ns）……这种方式很少单独用，因为步长太大，不够精细。
- 细调——在粗调的基础上，以皮秒（ps）为步进做微小调整。常见的细调步长是50ps、100ps或200ps，取决于芯片的延时分辨率。
实际训练过程中，粗调一般只用来“找到大概位置”，比如先把TCLK移到数据窗口的附近，然后再通过细调做精确对准。
小提示：有些芯片支持“自动延时搜索”模式——芯片自己从最小延时开始，以步进增加的方式扫描，检测数据是否稳定。扫描完成后自动锁定最佳延时值。我建议在量产测试时至少跑一遍这个自动搜索，把结果存到NVRAM里。
4.3 数据线延迟的独立调整
光调TCLK就够了吗？不够。
RGMII总共有12根数据线（TX_CTRL、TX_DATA[3:0]、RX_CTRL、RX_DATA[3:0]），每根线的PCB走线长度可能不同。如果只调TCLK，某些数据线的采样余量可能依然很差。
所以，好一点的PHY芯片会对每根数据线独立做延时补偿。
- 逐线校准：接收端根据链路训练时收到的特定码型，分别测量每根线的延时偏差。
- 独立寄存器：每根数据线的延时值存放在独立的寄存器里，可以在调试时单独读写。
- 动态更新：在正常工作时如果检测到误码率超标，可以触发重新校准，只调整出问题的那根线，其他线保持不变。
关键概念：延时校准的目标不是让所有数据线和时钟“同时到达”，而是让每根数据线与TCLK之间的“相对延时”满足建立/保持时间要求。不同线可以有不同延时值，只要它们各自对正TCLK即可。
4.4 调整流程示例：伪代码
下面我写一段调整流程的伪代码，实际项目中可以直接参考这个思路来写驱动或FPGA逻辑。
// RGMII延时校准流程
// 假设PHY支持自动扫描
// 1. 选择参考时钟
TCLK_SOURCE = MAIN_REF_CLK;
// 2. 设置细调步长
STEP_SIZE_PS = 100; // 100ps步进
// 3. 对每根数据线做校准循环
FOR EACH pin IN (TX_CTRL, TXD0, TXD1, TXD2, TXD3,
RX_CTRL, RXD0, RXD1, RXD2, RXD3):
// 重置信道延时
SET_CHANNEL_DELAY(pin, 0);
// 发送校准码型（如0x55/0xAA交替）
SEND_PATTERN(PATTERN_CHECKERBOARD);
// 从最小延时开始扫描
FOR delay = 0 TO MAX_DELAY_PS STEP STEP_SIZE_PS:
SET_CHANNEL_DELAY(pin, delay);
WAIT_SYNC(10); // 等待数据稳定
// 检查接收到的码型是否正确
IF CHECK_PATTERN_OK() THEN
RECORD_OK(delay);
END IF
END FOR
// 4. 从所有OK的延时值中选择一个最优值
// 通常选在通过区域的正中间，留最大余量
BEST_DELAY = SELECT_MIDDLE_OF_PASS_ZONE(pin);
SET_CHANNEL_DELAY(pin, BEST_DELAY);
LOG("Pin " + pin + " calibrated: " + BEST_DELAY + "ps");
END FOR这段代码的核心思路是：先扫一遍，找到能正确接收数据的延时区间，然后选中间值。我在客户现场调试时发现，有些PHY的“通过区”只有二三百皮秒宽，如果步进太大可能跳过去找不到，所以步长建议不要超过通过区宽度的1/4。
4.5 一张图看懂延时校准
下面这张图总结了TCLK调整和数据线调整的关系。我在项目复盘时常用这个结构跟团队对齐思路。
4.6 避坑指南
⚠ 我曾经遇到过的典型问题：
- 误把TCLK调到数据跳变沿上：当时芯片返回的误码率忽高忽低，我盯着示波器看了一天，发现TCLK的边沿刚好落在数据翻转的位置。每次翻转的抖动都会导致采样错误。
- 只校准一次，不跟踪温漂：产品在实验室验证通过，客户现场冬天用得好好的，夏天频繁断链。后来加了温度检测，温度变化超过15°C就自动触发一次快速重校准。
- 所有线用同一个延时值：有些参考设计为了省事，把所有数据线的延时寄存器写成一样。结果有的线余量还有500ps，有的线只剩50ps。我建议还是老老实实逐线独立校准。
嗯，关于延时校准的原理和流程，今天就先说到这儿。记住一句话：TCLK的粗调找准范围，细调锁定精度，数据线独立补偿消除走线差异。掌握这个思路，RGMII在校准这块儿就不会出大问题。