第1章 RGMII接口简介与延时校准的背景
做硬件调试这么多年，RGMII接口是我打交道最多的高速并行接口之一。说实话，刚接触那会儿，我也踩过不少坑。今天咱们先把这个接口的底细聊清楚，再讲讲为什么要做延时校准。
1.1 RGMII协议概述
RGMII，全称Reduced Gigabit Media Independent Interface，是IEEE 802.3标准定义的以太网MAC与PHY之间的接口。它用四根数据线和一根时钟线，在125MHz时钟频率下实现1Gbps的数据传输。
为什么要叫"Reduced"？因为相比老前辈GMII，它把数据线从8根砍到4根，控制信号也做了合并。你想想看，GMII需要20多根信号线，RGMII只用不到10根，板级布线省力多了。我在项目中用RGMII替代GMII之后，PCB面积直接减小了30%。
1.2 信号定义
RGMII的信号线并不多，但每根都有自己的脾气。我罗列一下主要信号：
| 信号种类 | 信号名称 | 方向 | 功能描述 |
|---|---|---|---|
| 发送时钟 | TX_CLK | MAC→PHY | 125MHz参考时钟，双沿采样 |
| 发送数据 | TXD[3:0] | MAC→PHY | 4位数据总线，时钟上升沿送低4位，下降沿送高4位 |
| 发送控制 | TX_CTL | MAC→PHY | 上升沿送TX_EN，下降沿送TX_ER |
| 接收时钟 | RX_CLK | PHY→MAC | 由PHY恢复出的125MHz时钟 |
| 接收数据 | RXD[3:0] | PHY→MAC | 4位数据总线，时钟上升沿送低4位，下降沿送高4位 |
| 接收控制 | RX_CTL | PHY→MAC | 上升沿送RX_DV，下降沿送RX_ER |
关键点在于：RGMII在时钟的上升沿和下降沿都送数据。每个时钟周期传输8位数据，所以125MHz时钟就能跑出1Gbps的速率。
核心概念：RGMII使用DDR（Double Data Rate）技术，在同一个时钟周期内利用上升沿和下降沿分别发送半个字节。这使得接口管脚数减半，但对时序的要求却翻倍了。
1.3 为什么需要延时校准
这个问题我问过很多刚入行的工程师，大家通常都会说"因为要保证时序收敛"。没错，但更具体的呢？
RGMII对时钟和数据之间的相位关系有明确要求：
- 发送方向：数据相对于时钟的建立时间和保持时间必须满足PHY芯片的要求。标准规定时钟边沿与数据跳变沿之间的skew应小于1ns。
- 接收方向：MAC从RX_CLK的边沿采样RXD和RX_CTL。如果相位偏差太大，采样就可能出错。
为什么会有相位偏差？我总结下来主要有三个来源：
- PCB走线长度差异——时钟线和数据线在板上的长度不同，传输延迟就不一样。我曾经在一个项目里，时钟线比数据线长了3英寸，结果跑1Gbps时误码率高达10⁻⁴。
- 芯片内部延迟差异——MAC和PHY内部走线、缓冲器延迟不一样，导致信号到达IO口的时间有差异。
- 温度与电压变化——芯片的延迟特性会随温度和VDD变化而漂移。同样的板子，冬天调试通过，夏天就报错，这事儿我遇到过不止一次。
我的一点经验：RGMII接口的时序裕量其实很有限。125MHz时钟周期是8ns，但有效的采样窗口可能只有2-3ns。如果不做延时校准，稍微一点偏差就可能把2ns的窗口吃掉。
延时校准的目的，就是通过调整发送或接收路径上的延时，把数据和时钟的边沿调到最合适的位置，让采样窗口最大化。
1.4 校准的时机与方法
你可能会问，什么时候做校准？我一般分为两种情况：
- 硬件初始化阶段：系统上电后，通过MDIO/MDC配置PHY寄存器，调整TX或RX的延时。有些PHY芯片提供0~2ns的调整范围，步进约200ps。
- 运行中自适应：部分高端PHY支持动态延时调整，能根据链路质量实时微调相位。但老实说，多数消费级芯片不支持这个功能。
校准的核心手段，就是眼图分析。通过观察数据眼图的张开程度，确定最优的采样点位置。这正是后面章节要展开的内容。
避坑提示：我曾经在一个产品上直接套用了参考设计的延时设置，结果量产20%左右的板子在高温下通信失败。后来才知道，不同批次的PHY芯片延迟特性有差异，必须每批板子单独校准。现在我的规矩是：延时值绝不硬编码，必须在产线测试时通过眼图校准动态写入。
1.5 本章知识结构概览
为了让你对本章的脉络有个直观印象，我画了个简单的结构图：
从图里你可以看到，整个知识框架分三块：协议本身、为什么需要校准、怎么校准。而眼图分析是校准环节中关键的一环。嗯，接下来几章我们会一步一步拆解眼图的测量、分析和调试方法。
说了这么多，总结一句话：RGMII的延时校准不是可选项，而是保证高速通信可靠性的必选项。用眼图去验证校准效果，是最直观也是最可靠的方法。