RGMII时序参数解读：Tsetup、Thold、Tskew

做RGMII板级验证，绕不开的就是那三个时序参数——建立时间、保持时间和时钟偏斜。说白了这个时序参数没看懂，你后面做时序收敛就是在瞎蒙。我刚开始接触RGMII的时候，也以为只要走线等长就万事大吉，结果板子调了整整两周都跑不起来。

1.1 建立时间：数据必须提前到

建立时间就是数据在时钟有效沿到来之前，需要提前准备好的最短时间。你想想看，芯片内部寄存器可不是立刻就能把数据吃进去的，它需要一点时间做内部准备。这个时间，我们就叫它T_setup。

我个人的习惯是，先看芯片手册里列出的建立时间要求。不同的厂商、不同的速率等级，T_setup差异很大。举个实际例子：

我在项目中遇到过一件尴尬事。有个项目用了一个新款的交换机芯片，手册里写的是T_setup 0.9ns，我照着之前FPGA的经验画了板子，结果死活出不来数据。后来仔细一查，人家手册里写的是0.9ns但附注里加了句"含20%的抖动预算"。也就是说，实际留给PCB走线的只有0.72ns！那可不就翻车了。

1.2 保持时间：数据不能跑太快

保持时间跟建立时间刚好相反。它指的是时钟有效沿过后，数据还需要维持一段时间不变。芯片内部需要在这个时间里把数据稳稳锁存住。这个参数叫T_hold。

保持时间违例有个特别坑的地方——它跟频率没关系！你降频到10MHz，保持时间违例照样存在。因为保持时间是相对于时钟沿的相对关系，不是周期的比例。

我给大家列几个常见的保持时间要求：

• RGMII标准v1.3：T_hold通常要求 > 0.5ns
• 某些FPGA的IOB：T_hold可以做到 > 0.2ns
• 高速PHY芯片：T_hold往往要求 > 0.8ns

保持时间违例最常见的表现是什么？就是你发现数据偶尔错一位，而且频率变了还是一样错。我有一个朋友（真的是朋友不是我），做一块板子RGMII接口老是随机丢包，查了整整一星期，最后发现是CK到DATA的保持时间只有0.3ns，芯片要求0.6ns。解决办法是什么？把时钟走线绕长一点，增加延迟。就这么简单一招，问题解决了。

1.3 时钟偏斜：看不见的时序杀手

时钟偏斜，就是时钟信号到达不同接收端的时间差异。在RGMII里，咱们至少涉及两个时钟路径：从PHY到MAC的接收时钟，或者从MAC到PHY的发送时钟。这两条路的延迟如果相差太大，就会吃掉你的建立时间和保持时间预算。

我习惯把T_skew分为两部分看：

1. 走线长度差导致的偏斜：每100mil的走线差，大约产生15ps左右的延迟差。这个在PCB layout阶段就要控制好。
2. 过孔和器件引脚导致的偏斜：不同信号层、不同过孔数量，都会贡献额外的偏斜。我记得有一次做16层板，过孔从顶层打到BGA正下方，一量发现过孔贡献了将近80ps的偏斜。