3. RGMII 电气特性分析：电平标准、电压摆幅与驱动能力
说白了，RGMII 接口能不能稳定跑起来，电气特性是关键中的关键。我见过不少项目，原理图连得飞起，一上示波器波形就惨不忍睹。为什么？很多时候就是电气规范没吃透。今天这节，咱们就把 HSTL、LVCMOS 这些电平标准，以及电压摆幅、驱动能力、接收阈值这些硬指标掰开了讲清楚。
3.1 RGMII 的两大电平标准：HSTL 与 LVCMOS
RGMII 这个接口本身没有强制绑定某种电平。但你翻开芯片手册，基本就两类：HSTL 和 LVCMOS。选择哪种，直接决定了你的 PCB 走线策略和功耗。
| 特性 | HSTL (High-Speed Transceiver Logic) | LVCMOS (Low-Voltage CMOS) |
|---|---|---|
| 起源 | 专为高速内存接口（如 DDR）设计 | 通用低电压逻辑标准 |
| 参考电压 | 需要外部提供 VREF (例如 VDDQ/2) | 以电源轨为基准 (VDDIO) |
| 信号摆幅 | 典型值约 0.7V ~ 1.2V (峰峰值) | 满摆幅，接近 0 ~ VDDIO |
| 功耗 | 低，压摆小，充放电电流小 | 较高，压摆大，动态功耗与频率成正比 |
| 抗噪能力 | 依赖差分或 VREF 参考，共模噪声抑制好 | 阈值由 VIL/VIH 决定，摆幅大，噪声容限大 |
| 常见用途 | 速率 > 200MHz 的 RGMII (如 125MHz DDR) | 速率较低或对成本敏感的 RGMII 设计 |
💡 我个人的习惯：只要主芯片支持，且成本允许，我倾向于选 HSTL。因为它的摆幅小，EMI 和串扰会好很多。特别是当 RGMII 走线超过 2 英寸时，HSTL 的优势非常明显。
3.2 电压摆幅：别小看这 0.5V 的差异
你想想看，LVCMOS 的摆幅是 1.8V 甚至 3.3V，而 HSTL 可能只有 0.9V。为什么要用这么小的摆幅？
核心原因就一个：降低 EMI 和动态功耗。
- EMI 辐射：摆幅越大，信号的 dv/dt 越大，向空间辐射的能量就越强。RGMII 是 125MHz DDR，甚至更高，谐波分量很丰富。用大摆幅的 LVCMOS，如果 layout 没处理好，EMI 超标几乎是必然的。
- 系统功耗：动态功耗 P = C × V² × f。电压 V 的平方项非常可观。从 1.8V 降到 0.9V，功耗理论能降 75%。
我在项目中遇到过这样的情况：用 FPGA 做 RGMII 转发，默认 IO Bank 是 1.8V LVCMOS，示波器看波形很漂亮，方方正正。但整机做 EMC 测试时，125MHz 的倍频点总是压不下去。最后换用 HSTL-1.2V 标准，并配合端接，辐射直接降了 8dB。嗯，这就是摆幅带来的实打实差异。
3.3 驱动能力：不是越强越好
很多工程师有个误区，觉得驱动能力越强，信号传得越远。其实在高速接口里，过度驱动反而是种灾难。
- 过冲与振铃：驱动能力太强，信号沿速率过快，遇到阻抗不连续点，反射能量会非常大。结果就是波形上冲下冲，甚至损坏接收端的 ESD 结构。
- EMI 激增：驱动电流大，边沿陡峭，高频分量急剧增加。
如何设置驱动能力？
大多数 FPGA 和 PHY 芯片的 IO 驱动强度是可以编程的。你千万别偷懒直接用默认值。我一般按以下步骤来做：
- 查手册：找到推荐输出阻抗（例如 40Ω 或 50Ω）。
- 算负载：计算走线阻抗（通常 50Ω）加上接收端输入寄生电容（典型 2-5pF）。
- 仿真验证：用 IBIS 模型仿真，调整驱动档位，看眼图是否张开、过冲是否在允许范围内。
- 实测确认：在板上测试点用示波器看波形，确保高低电平的单调性。
⚠️ 避坑指南：我曾经调试过一个 RGMII 接口，数据错误率高达 10⁻³，排查了很久才发现是驱动强度设置成了最大。导致波形的振铃相位干扰了时钟选通。把驱动强度降低到 8mA 后，误码率瞬间清零。驱动能力不是越大越好，匹配才是王道。
3.4 接收阈值：噪声容限的最后防线
接收阈值决定了信号是 “0” 还是 “1”。RGMII 的接收端通常由 VREF 或电源轨决定阈值。
HSTL 的阈值机制
- 它会有一个共模参考电压 VREF，通常是电源电压的一半。
- 接收端以差分形式检测信号与 VREF 的差值。
- 优点：共模噪声被抑制。缺点：VREF 对噪声非常敏感，需单独滤波。
LVCMOS 的阈值机制
- 不需要 VREF，直接以电源轨比例划分 VIL (最大为 0.35×VDDIO) 和 VIH (最小为 0.65×VDDIO)。
- 摆幅大，噪声容限相对较大，但抗共模干扰能力较弱。
- 注意：如果电源有噪声，阈值会跟着晃动，导致误判断。
✅ 实操要点：我个人习惯在 VREF 输出脚（如果是 HSTL 模式）放一个 RC 滤波器（10Ω + 0.1μF），电容尽量靠近 PHY 或 FPGA 的 VREF 引脚。如果使用 LVCMOS，一定要确保 IO 电源的质量，纹波最好控制在 1% 以内。
3.5 知识体系框架图
3.6 避坑与实战建议
⚠️ 我曾经踩过一个坑：某款 PHY 芯片手册写着支持 LVCMOS 1.8V，我直接用默认驱动设置。结果在低温 -20°C 时，通讯频繁中断。后来发现低温下电源电压偏低（1.72V），而 LVCMOS 的 VIH 阈值是 0.65×VDDIO = 1.118V。信号电平处于临界区。解决办法是更换为 HSTL 模式，用 VREF 做参考，解决了温度漂移问题。所以，务必关注接收阈值在整个工作电压与温度范围内的稳定性。
🔥 一句口诀：理解 HSTL 靠 VREF，驱动能力要匹配，摆幅影响 EMI，阈值胜在稳定性。