MDC时钟电气特性详解
说到MDIO总线，很多人只盯着数据线MDIO，却忽略了它的“心跳”——MDC时钟。我个人习惯，每次调试MDIO前一定会先拿示波器看MDC波形。为什么？因为时钟如果脏了，后面所有时序分析都是白搭。这一节，咱们就把MDC的三个核心电气参数讲透：频率范围、占空比、上升/下降时间。
核心认知：MDC时钟是MDIO总线的同步基准，其电气质量直接决定通信可靠性。频率、占空比、边沿斜率三者必须同时满足规范，缺一不可。
1. 频率范围：别跑太快，也别跑太慢
MDC时钟频率在IEEE 802.3 Clause 22里写得很清楚：最大频率2.5 MHz，没有下限（但实际上太慢会影响响应速度）。你可能会问，为什么不用更高的频率？因为MDIO总线是开漏结构，频率高了信号质量会急剧恶化。我用过的PHY芯片里，大部分默认频率是1 MHz左右，跑2.5 MHz时线长超过10 cm就开始出错了。
| 参数 | 最小值 | 典型值 | 最大值 | 说明 |
|---|---|---|---|---|
| MDC时钟频率 | DC (持续低电平) | 1.0 MHz | 2.5 MHz | 实际常用 0.5~1.5 MHz |
| 对应周期 | 400 ns (2.5 MHz时) | 1000 ns | 无限大 | 周期 T = 1/f |
实战技巧：我在设计FPGA与PHY的MDIO接口时，习惯把时钟设为1.25 MHz（周期800 ns）。这个频率留了足够余量，而且做板级测试时波形非常干净，不容易被噪声干扰。
注意：有些PHY芯片的MDC输入有最大频率限制，不是所有芯片都能跑到2.5 MHz。我曾经在一块Marvell PHY上尝试用3 MHz驱动，结果通信完全乱套，最后查手册发现它只支持到2 MHz。所以，使用前务必确认目标芯片的datasheet。
2. 占空比：不要偏离50%太远
占空比就是高电平时间与整个周期的比值。标准里没有给出严格的占空比容差，但几乎所有PHY都要求占空比在40%~60%之间，最理想是50%。为什么？因为MDIO数据是在MDC的上升沿采样，如果占空比偏差太大，会导致建立时间和保持时间不对称，采样窗口变窄。
我记得有次调试一块板卡，MDC占空比只有35%，结果每隔十几帧就出现CRC错误。用示波器一看，MDC的高电平只有300 ns，而MDIO数据的建立时间需要至少100 ns，加上边沿抖动，采样点几乎贴着数据变化沿。改成50%占空比后问题立刻消失。
| 参数 | 推荐值 | 典型容差 | 极端情况 |
|---|---|---|---|
| 占空比 | 50% | ±10%（即40%~60%） | 部分PHY可容忍30%~70% |
3. 上升/下降时间：边沿要陡，但不能过冲
上升时间（tr）和下降时间（tf）指信号从10%幅值上升到90%幅值（或反过来）所花的时间。标准建议tr和tf都不超过10 ns。我个人的测试经验是：在2.5 MHz时钟下，tr/tf控制在5~8 ns最理想。如果太慢（比如超过20 ns），时钟的边沿斜率不够，逻辑门限的穿越区会变长，抗噪声能力直线下降。
但也不能太快。如果tr/tf小于2 ns，信号会产生过冲和下冲，引发振铃。我在一个高速背板上测试时，MDC的上升沿只有1.5 ns，结果在接收端测到过冲高达1.2 V（3.3V逻辑），导致逻辑门误判。后来加了22 Ω的串阻，把上升沿缓到5 ns，波形就干净了。
| 参数 | 推荐范围 | 标准上限 | 实测建议 |
|---|---|---|---|
| 上升时间 tr (10%~90%) | 3 ns ~ 10 ns | 10 ns | 5~8 ns 安全性最高 |
| 下降时间 tf (90%~10%) | 3 ns ~ 10 ns | 10 ns | 5~8 ns 安全性最高 |
总结对照表：
| 电气特性 | 核心要求 | 常见陷阱 | 个人对策 |
|---|---|---|---|
| 频率范围 | ≤2.5 MHz，常用1~1.5 MHz | 超频导致PHY不识别 | 留余量，设1.25 MHz |
| 占空比 | 40%~60%，50%最佳 | 不对称使采样窗口偏移 | 用示波器测量，软件微调 |
| 上升/下降时间 | ≤10 ns，5~8 ns理想 | 过慢导致噪声，过快引发振铃 | 串阻调斜率，匹配驱动强度 |
好了，MDC的三个电气参数就讲到这里。说白了，频率别超过2.5 MHz，占空比尽量靠近50%，边沿时间控制在5~8 ns。这三个值你调好了，MDIO物理层就稳了一半。下一块内容，咱们聊MDIO数据线的时序约束——那才是真正考验设计功底的地方。不过那是后面的事，先把时钟搞好再说。