1. 高速串行链路系统概述
1.1 串行链路的典型架构
说到高速串行链路，我刚入行那会儿，大家还在纠结要不要从并行总线转向 SerDes。十几年过去了，现在你随便打开一块板子，满眼都是 PCIe、SATA、USB、以太网——全是串行。
串行链路的核心就三个东西：发送端（TX）、信道（Channel）、接收端（RX）。TX 把并行数据串化，经过驱动级送到信道；信道包括 PCB 走线、过孔、连接器、线缆；RX 收到微弱信号后，要靠均衡、时钟恢复和判决把原始数据捞回来。
典型 SerDes 架构
- TX 侧：Serializer + TX Driver + 去加重（De-emphasis）/ 预加重（Pre-emphasis）
- 信道：PCB 差分走线 + 过孔 + 连接器 + 线缆
- RX 侧：CTLE（连续时间线性均衡器）+ VGA（可变增益放大器）+ DFE（判决反馈均衡器）+ CDR（时钟数据恢复）
很多人觉得 DFE 是 RX 的“黑盒子”，其实不是。我见过一个项目，链路 25 Gbps 死活眼图打不开，后来调了 DFE 的两个 tap 系数就通了——所以说，搞清楚这个结构，是玩转链路训练的第一步。
下面这张图帮你理清楚整个串行链路系统的模块组成：
1.2 信道损伤与信号衰减
串行链路为什么需要 DFE？一句话：信道把信号毁了。高频成分在 PCB 走线上每英寸掉好几个 dB，到了接收端波形都糊成一团。
常见的信道损伤有这几类：
| 损伤类型 | 成因 | 对信号的影响 |
|---|---|---|
| 插入损耗 | 导体损耗、介质损耗 | 幅度衰减，高频比低频更严重 |
| 回波损耗 | 阻抗不连续 | 产生反射，形成振铃 |
| 串扰 | 邻近信号耦合 | 引入噪声，抖动量增加 |
| 频率相关损耗 | 趋肤效应、介质色散 | 信号上升沿变缓，码间干扰（ISI）加剧 |
| 电源噪声 | VRM 纹波、PDN 谐振 | 抖动，边带杂散 |
记得有一次调试 28 Gbps 链路，眼图闭合得像个葫芦。我用 TDR 一测，发现连接器处阻抗只有 65 Ω 而不是 100 Ω——回波损耗把信号弹回去了大半。换了连接器后，CTLE 加 DFE 直接搞定。
个人习惯：在调 DFE tap 系数之前，永远先确认信道的 S 参数。如果插入损耗在奈奎斯特频率处超过 20 dB，单靠 DFE 救不回来，你必须先用 CTLE 或反向信道补偿。
1.3 均衡技术概览
均衡就是为了补偿信道损伤。你想想看，如果信号在传输途中被削了高频，那接收端就把高频提一提，或者把低频压一压，恢复出原本的波形。
常见的均衡层级：
- 发射端均衡（TX EQ）：去加重或预加重。一般只有 2~3 个 tap，动态范围有限。
- 接收端线性均衡（CTLE）：模拟滤波器，放大高频。简单，但会同时放大噪声。
- 接收端判决反馈均衡（DFE）：利用之前判决的符号反馈来抵消 ISI。不放大噪声，这是 DFE 最大的优势。
我建议你把均衡理解成“削峰填谷”。TX 去加重好比先把低频砍一刀，让信道去吃掉高频；CTLE 是把高频扶起来；DFE 则是精准地抵消每个符号后面的拖尾。
曾经踩过的坑：CTLE 增益不要拉太高。有次我把 CTLE 的 boost 开到最大，眼图是开了，但是噪声也被放大，DFE 的 tap 系数死活收敛不了。最后把 CTLE 降了 3 dB，DFE 一次就锁定了。
1.4 链路训练的根本目的
链路训练，说白了就是 TX 和 RX 在做“自我介绍”——告诉对方我支持什么速率、用什么均衡系数、怎么对齐时钟。PCIe 叫 LTSSM，USB 叫 Training Sequence，以太网有 Auto-Negotiation。名字不同，底子一样。
DFE tap 系数的调节发生在链路训练的 均衡阶段。RX 先评估信道质量，然后逐步调整 tap 系数直到误码率满足要求，最后把系数告诉 TX 也存下来。
我个人习惯把链路训练分成三步：
- Step A：物理层握手（速率协商、极性检测）
- Step B：信道估算（RX 发训练序列，TX 回环或发送已知 pattern）
- Step C：均衡参数迭代（CTLE + DFE tap 逐次逼近收敛）
注意，训练一旦完成，DFE tap 系数就固定了。除非链路重训练（比如 link 掉电或检测到误码率骤升），否则不会动态改变。这和我们后面要讲的 DFE 自适应还是有区别的。
1.5 本章小结
高速串行链路不是一根导线，而是一个“TX → 信道 → RX”的完整系统。信道带来的 ISI 靠三阶均衡来对付，其中 DFE 是唯一能不放大噪声的利器。链路训练阶段，RX 就是通过调整 DFE 的 tap 系数来“量身定制”均衡效果。
理解了这个大局，你才能明白后面 DFE tap 系数的每个比特到底在干什么。