信号完整性基础：串扰与耦合

串扰——这词听着挺唬人，其实说白了就是一根线上的信号，不小心串到了旁边的线上。我在做10Gbase-T PHY的时候，就碰到过一次奇怪的现象：明明是单根网线测试，眼图总有一小撮毛刺，最后发现是PCB上相邻两条差分对之间的耦合太强。嗯，从那以后我就对串扰特别敏感了。

1. 耦合机制：电场与磁场，一起上

你想想看，两条线靠得那么近，一根线上有电压变化，周围的电场就会扰动，旁边那根线上就会被感应出电流。同时电流变化也会产生磁场，同样会影响邻居。这就两种模式：

• 容性耦合（电场耦合）——线间分布电容直接传递电压噪声。频率越高，容抗越低，耦合越强。
• 感性耦合（磁场耦合）——电流变化产生互感，感应出电动势。对低频来说也起作用，但在高频段更突出。

我在一个DDR4项目中就遇到过，地址线翻转太快，结果数据线上多了一个毛刺——那就是容性耦合的典型例子。当时排查了好久才发现是参考层被分割了，导致返回路径不畅。

2. 近端串扰 vs 远端串扰

这里有两个重要概念：近端串扰（NEXT）和远端串扰（FEXT）。它们可不是一回事。我习惯用一个简单表格来记：

为什么NEXT比FEXT更麻烦？ 因为近端串扰会持续两个线长的时间，而且幅度往往更大。我在调试一款车载以太网PHY时，MII接口信号就老因为NEXT超标导致寄存器误读。后来加了一排过孔屏蔽才压下去。

3. 关键影响因素

串扰的强弱取决于几个变量，我给大家列一下：

1. 间距（S）——线与线之间的距离。间距越大耦合越弱，但这个关系不是线性的。我记得有个经验公式：间距增大一倍，串扰大约降低6dB。
2. 介电常数（εr）——板材介质常数越高，容性耦合越强。高速设计尽量选低Dk材料，比如Megtron 6。
3. 信号上升时间（Tr）——上升沿越陡，高频分量越多，串扰越严重。现在DDR5的Tr已经降到100ps以下，串扰问题比以前多得多。
4. 参考层完整性——参考层如果被分割，返回路径会绕道，等效回路面积变大，感性耦合加重。

4. 串扰对PHY寄存器的影响

回到咱们课程的主题。PHY寄存器存取依赖MDC/MDIO总线或内部状态机。串扰进来的噪声如果足够大，会直接导致：

• 寄存器值跳变——比如你写进去0x1F，读出来变成0x1E或者0x0F。我在一个1000BASE-T项目里就碰到过，Aneg状态机莫名其妙回退，最后定位到是MDIO信号线被旁边的PCIe时钟信号干扰。
• 交换芯片误判——PHY内部的恢复时钟如果被串扰抖动，采样的数据可能错位，导致链路协商失败。
• 眼图闭合触发Error——串扰叠加到信号上，让接收端误码率飙升，进而触发CRC错误，寄存器里的错误计数器会猛涨。

5. 抑制串扰的实用方法

说一千道一万，最终还得落实到怎么解决。我总结了几个靠谱的手段：

• 增加间距——3W原则（线间距是线宽的3倍）对于普通信号够用，但高速信号建议5W以上。我个人习惯对时钟和复位线保持10mil以上间距。
• 加屏蔽地线——两条敏感信号之间走过孔地线，相当于加了一堵墙。不过要注意地线两端要良好接地，否则变成天线。
• 错开走线层——把相邻两层的信号方向垂直走，减少平行长度。我通常是顶层水平，第二层垂直，第三层又水平。
• 控制上升时间——如果可以，在发送端串联电阻减缓边沿速率。代价是时序余量会变小，需要权衡。
• 使用低介电常数板材——虽然贵，但确实有效。对于超高速PHY（比如25G/56G PAM4），这个钱不能省。

6. 一张图看懂串扰与耦合

下面这张SVG图把本章核心逻辑串起来了。容性耦合通过寄生电容C_m传递，感性耦合通过互感M传递，分别影响近端和远端。你仔细看，箭头方向暗示了噪声传播路径：

7. 总结与经验

这一章内容其实就一个核心思想：串扰是因为两根线靠得太近，互相“传染”了。它通过容性和感性两种方式侵入受害线，表现为近端和远端两种形态。对于PHY设计来说，串扰会导致寄存器值错误、链路不稳定、误码率上升。