第4章 路径偏差与建立/保持时间

做时序分析这么多年，最让我头疼的不是单条路径延迟太大，而是路径之间的偏差。你想想看，两个 flop 之间数据路径和时钟路径同时存在偏差，setup 和 hold 往往就在这几皮秒里翻车。我接手过一款高速 ADC 接口，流片回来后死活锁不住数据，查了三个月，最后发现是时钟树上的 skew 把 hold 时间逼到了墙角。这章我们就专门聊聊路径偏差怎么影响 setup/hold，以及怎么从根源上抓住它。

4.1 路径偏差的本质

路径偏差说白了就是：发射路径和捕获路径之间的延迟差值。它不一定是时钟 skew，也可能是数据路径上不同分支的偏差。我习惯把路径偏差分为三类：

  • 时钟偏差（Clock Skew）：同一时钟域内两个 flop 时钟到达时间之差。
  • 数据路径偏差（Data Path Skew）：组合逻辑中不同分支因走线、负载不对称导致的延迟差异。
  • 工艺-电压-温度（PVT）偏差：不同区域因电压降、温度梯度引起的延迟变化。

这三种偏差最终都会折算到 setup/hold 的余量里。记住一个简单的口诀：“skew 偏正，setup 好办，hold 难缠；skew 偏负，hold 稳当，setup 完蛋。” 嗯，这只是感性认知，具体分析要定量。

经验提醒：我在项目里发现，很多人只盯着时钟 skew，却忽略了数据路径本身的偏差。其实后两者在高频设计中占比越来越大，尤其是 7nm 以下工艺。

4.2 建立时间 vs 保持时间：偏差的“双刃剑”

先回顾一下标准公式。对于发射时钟沿和捕获时钟沿：

  • Setup 约束：\( T_{launch\_clk\_to\_Q} + T_{data\_max} + T_{setup} \le T_{period} + T_{capture\_clk\_skew} \)
  • Hold 约束：\( T_{launch\_clk\_to\_Q} + T_{data\_min} \ge T_{hold} + T_{capture\_clk\_skew} \)

注意公式里 \( T_{capture\_clk\_skew} \) 的正负。如果捕获时钟比发射时钟晚到（正 skew），setup 余量增加，hold 余量减小。反之，负 skew 会吃掉 setup 余量，让 hold 更安全。这就是路径偏差的双刃剑。

偏差类型 对 Setup 影响 对 Hold 影响 典型场景
正时钟 skew 缓解 Setup 恶化 Hold 时钟树长尾驱动远端 flop
负时钟 skew 恶化 Setup 缓解 Hold 前瞻时钟或局部短树
数据路径正偏差 恶化 Setup 缓解 Hold 长走线负载不均衡
数据路径负偏差 缓解 Setup 恶化 Hold 短路径过早到达

这表格太关键了。有一次我在调一个 2.5GHz 的 SerDes 时钟树，发现 setup 一直差 10ps 过不了，但 hold 余量特别大。当时没多想，直接去加 pipeline。后来才发现是当时负 skew 把 hold 撑得太松，setup 反而成了瓶颈。嗐，早点看这张表就不会多花两礼拜。

4.3 案例分析：一个 SPI 接口的 hold 违例

具体来看个案例。某款 MCU 的 SPI 从机接口，主时钟 100MHz，数据在时钟上升沿发射，同样时钟沿被从机捕获（即同一时钟沿采样）。这是典型的“hold 敏感”结构，因为 setup 有整个周期，但 hold 只有寄存器本身的延迟。

STA 报出 hold time violation：-45ps。我查看了时钟树报告：

Clock: clk_100M
  Source: PLL_out (周期 10ns)
  Leaf pin: u_spi_slave/clk (捕获 flop) – 到达时间 1.23ns
  Leaf pin: u_spi_master/clk (发射 flop) – 到达时间 1.18ns
正 skew: 50ps

正 skew 50ps，这就解释了为什么 hold 会紧。再看看数据路径：发射到捕获的 datapath 最小延迟是 0.72ns（给了 80ps 的 hold 余量），但加上 50ps 的正 skew 后，实际 hold 余量变成了 80 - 50 = 30ps。嗯，理论上有余量，但 STA 报 -45ps，说明还有别的偏差没算进去。

继续深挖，发现数据通路上有一个多路选择器，它的选择信号来自异步域，综合后产生了额外的 75ps 局部偏差。最终实际 hold 余量 = 30 - 75 = -45ps，完美匹配报错。

避坑指南：我曾经遇到过类似的违例，当时盯着时钟 skew 和标准数据路径修了好几天。后来静下心来看了一遍所有异步跨时钟域的处理，才发现一个没加同步器的选择信号插了把刀。记住：路径偏差不只是时钟树上的那一点，任何不对称的异步交互都可能成为“隐形 skew”。

4.4 路径偏差根源分析框架

经过上面案例，你大概能感觉到“根源”这个词的分量。我给团队做过一个分析框架，按顺序排查，省掉很多无用功：

  1. 检查时钟树报告：先确定正 skew 还是负 skew，量级是否在预期内（通常 5%-10% 时钟周期）。
  2. 列出所有涉及时钟域交叉点：标记所有异步路径，看是否需要同步器。
  3. 分析数据路径上所有组合逻辑分支：用 EDA 工具报告每个分支的延迟差，重点关注 MUX、加法器这类多输入逻辑。
  4. 查电压降 IR DROP 报告：不同区域电压差超过 10mV 就会产生明显的延迟偏差，我见过 30mV 的电压降导致 120ps 的路径偏差。
  5. 审查工艺角：SS 角 vs FF 角下路径偏差可能翻转，必须同时覆盖 setup 和 hold。

这个流程我写在团队的时序排查手册里，新人跟着走一遍基本能定位 90% 的违例。

核心记忆点：路径偏差是“延迟差”不是“延迟值”。你修掉 1ns 的数据路径延迟，但如果两端的 delay 差没变，setup/hold 等于没修。一定要盯着差值，不要被单个数值带偏。

4.5 根因归纳：一张图讲清楚

还是用图直观。下面我把路径偏差影响 setup/hold 的因果链条画一下：

路径偏差对Setup/Hold影响的因果链 发射路径与捕获路径 T_launch_delay (发射延时) T_capture_delay (捕获延时) 路径偏差 = |T_capture - T_launch| 正偏差（capture 晚到） Setup 缓解，Hold 恶化 负偏差（capture 早到） Setup 恶化，Hold 缓解 实际违例 = 计算余量 - 额外偏差（PVT/异步/IR drop） Setup 违例 / Hold 违例 / 同时存在 必须按 4.4 节框架逐层排查 注：每个箭头代表延迟比较，最终违例是多个偏差叠加

这张图的重点在于：路径偏差从根因开始经过两种形态，最终与额外偏差累加形成违例。排查时不要只看中间结果，要追到最底层的发射/捕获延迟差。

4.6 归纳总结：三条核心原则

最后把本章要点梳理成可操作的结论：

  • 原则一（偏差叠加）：setup/hold 的违例往往是多个偏差源的累加，不是单一因素。时钟 skew、数据路径偏差、PVT 偏差要同时考虑。
  • 原则二（交叉验证）：同一段路径在 setup 和 hold 分析中的偏差表现形式完全相反。如果一个违例很难修，不妨看看对偶约束是否松动，也许能反推出偏差来源。
  • 原则三（工艺角覆盖）：务必在 slow-fast、fast-slow、typical 等所有相关工艺角下检查路径偏差。我记得有一次仅在 slow 角下看了偏移，结果 tape-out 后 fast-fast 角下 hold 直接变成 0，差 1 皮秒就废了。

最后一个小建议：养成“偏差思维”习惯。做 layout 时多问一句“这两段路径的负载对称吗？”；看 STA 报告时多瞟一眼 report_clock_timing 和 report_timing 的差值。很多时候根源就藏在这几个皮秒里。

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