4. 硬件电路设计：QSGMII差分信号走线、阻抗控制、AC耦合电容选择、终端匹配

硬件设计这块，说实话，很多人觉得就是照着参考设计抄一抄。但QSGMII这种高速差分信号，抄不好就会出大问题。我自己就踩过坑，接下来我把关键点一一拆开讲。

4.1 差分信号走线 —— 对称是命根子

QSGMII的差分线，说白了就是一对儿紧密耦合的传输线。布线时有几条铁律，我列在下面：

• 等长控制：对内等长尽量控制在5 mil以内。不只是总长度相等，还要看P/N在每一段的长度差。我在项目中遇到过，因为过孔换层导致P/N长度差超过10 mil，眼图直接裂开。
• 间距控制：差分对内的间距（S）保持恒定，一般取3倍线宽（3W）。对间间距至少5W以上，减少串扰。
• 参考平面完整：差分线下方必须有连续的地平面。跨分割区？那是大忌。
• 避免直角走线：用45°圆弧或圆角。直角会引入阻抗突变和EMI。
• 过孔尽量少：每对差分线过孔不超过2个。过孔带来的寄生电容和电感会恶化信号质量。

4.2 阻抗控制 —— 别想当然地认为“50Ω”

QSGMII的单端阻抗要求50Ω，差分阻抗100Ω。但这只是理想值。实际上你需要根据板厂的叠层来反算线宽和间距。

我一般用这个流程：

1. 拿到板厂的叠层结构（介质厚度、铜厚、介电常数）。
2. 用SI工具（如Polar SI9000）计算差分阻抗对应的线宽和间距。
3. 让板厂做阻抗测试条，确认实板阻抗在±10%以内。

4.3 AC耦合电容选择 —— 别只看容值

QSGMII是交流耦合，串在发送端。电容选型要关注三点：

• 容值：常用100 nF～220 nF。太大会影响低频，太小会限制低频分量，导致基线漂移。
• 封装：推荐0402或0201。小封装寄生电感小，高频性能好。我在0402和0603之间对比过，0402的信号质量明显更好。
• 材质：必须用X7R或C0G/NP0。千万别用Y5V，温度稳定性差，容值会掉。
• 放置位置：尽量靠近发送端，距离不超过500 mil。我习惯放在发送端PHY芯片引脚附近，而不是放在连接器侧。

// 典型AC耦合电容布局（参考）
// PHY-TX_P --- C1(100nF/0402) --- 连接器
// PHY-TX_N --- C2(100nF/0402) --- 连接器
// 接收端（RX）不串电容，直接直连

4.4 终端匹配 —— 吸收反射的最后防线

QSGMII的终端匹配一般放在接收端，用100 Ω差分电阻跨接在P/N之间。也有部分PHY内部已集成终端，这时外部就不需要再焊。

具体做法：

• 如果PHY手册说需要外部匹配，就在接收端靠近引脚处焊一个0402/100 Ω电阻。
• 电阻焊盘到PHY引脚走线尽量短，建议< 100 mil。
• 有时为了直流偏置，还需要串联0 Ω电阻或小阻值电阻，这点要参考PHY的直流耦合要求。

4.5 整体设计流程一览

下面这张图把QSGMII硬件电路的核心要素串起来，方便你设计时对照检查：

4.6 几个常见的坑，我帮你列出来

• 坑1：差分对走线穿过电容焊盘时不对称。 两个电容的焊盘位置要镜像对称，不然P/N的延迟差也会变大。
• 坑2：AC耦合电容放在接收端而不是发送端。 这样会导致接收端直流偏置被破坏，PHY内部可能工作不正常。
• 坑3：过孔的回流路径不连续。 每换一层，信号旁边必须有地过孔提供回流路径。我习惯于在差分过孔旁边打一对地过孔。
• 坑4：忽略PHY的直流耦合模式。 某些PHY支持DC耦合，这时不能串电容，否则信号无法传输。一定要看手册。