3. SGMII PHY 信号特性与关键电气参数归纳总结

SGMII 接口，说白了就是吉比特媒体独立接口的串行版本。它用一对差分线发、一对差分线收，速率固定 1.25 Gbps。你想想看，PCB 上跑这个频段，信号完整性的坑一个接一个。我这几年调了不下二十款板子，每次都被 SGMII 的参考平面折腾得够呛。

本章我把 SGMII PHY 的关键信号特性和电气参数掰开揉碎，哪些是必须死磕的，哪些可以适当放松，一股脑都给你讲清楚。

3.1 SGMII 信号类型与拓扑结构

SGMII 总共就两组差分对：

• SGMII_TX_P / SGMII_TX_N – MAC 到 PHY 的发送差分对
• SGMII_RX_P / SGMII_RX_N – PHY 到 MAC 的接收差分对

每组差分对之间不需要参考时钟，因为时钟已经内嵌在数据流里了（8B/10B 编码）。嗯，这里要注意——虽然协议上不要求单独传时钟，但 PHY 内部对参考时钟的抖动容忍度是有下限的。我有个项目直接拿廉价有源晶振怼上去，结果眼图惨不忍睹，后来换了低抖动的温补晶振才过。

常见的拓扑就两种：

1. 直连方式 – MAC 和 PHY 通过 AC 耦合电容串接，中间没有其它器件。
2. 经过连接器或过孔 – 比如走背板、走接插件，这种阻抗不连续点特别多。

3.2 关键电气参数一览

参数	典型值	单位	说明
差分输出电压	400 – 800	mV	峰峰值，和负载有关
共模电压	0.8 – 1.2	V	AC 耦合后由 PHY 内部偏置决定
差分阻抗	100 ± 10%	Ω	必须控制到 90 – 110 Ω
单端阻抗	50 ± 10%	Ω	对地阻抗，参考平面不连续时容易跑偏
抖动 (TJ)	< 0.3	UI	UI=800 ps，折算 240 ps 以内
随机抖动 (RJ)	< 30	ps	来自电源噪声和参考时钟
确定性抖动 (DJ)	< 120	ps	主要来自阻抗不匹配和码间串扰
眼图模板余量	> 20%	—	验收标准，低于 10% 建议重新调参

这个表你设计时最好打印出来贴在工位上。我每次做 SI 仿真都会把 SGMII 的差模阻抗设为 100 Ω，单端 50 Ω，一旦发现参考平面被分割，赶紧回去改层叠。

3.3 参考平面如何影响这些参数

刚才那张表里，最容易被参考平面带偏的是 差分阻抗 和 共模电压。为什么？

• 差分阻抗靠的是两根线之间的耦合以及它们对参考平面的距离。参考平面挖空了，距离实际增大，阻抗马上飙高。
• 共模电压取决于 PHY 内部偏置和外部路径的 DC 回路。如果参考平面不连续，回流路径变长，共模噪声会叠加到信号上。

3.4 四大避坑指南（我亲身踩过的雷）

1. AC 耦合电容的焊盘 – 电容焊盘如果比走线宽很多，就会形成阻抗凹陷。我建议用 0402 封装，焊盘宽度控制在 14 mil 以内，和 50 Ω 线宽匹配。我曾经用 0603 焊盘跑 1.25 Gbps，眼图直接少了 30% 高度。
2. 过孔的回流路径 – 换层的时候，必须在过孔旁边加地过孔，间距别超过 30 mil。有一次我图省事没加地孔，SGMII 的抖动直接从 0.2 UI 跳到 0.45 UI。
3. 差分对内等长 – 对内长度差控制在 5 mil 以内，不然共模转差模的噪声会吃掉信号。我见过一些 PCB 厂做出来差了 15 mil 还能用，那是运气好，量产时良率会教你做人。
4. 附近的高速信号串扰 – SGMII 和 PCIe、USB 3.0 这些高速线保持 3 倍线宽以上的间距。否则你想想看，隔壁跳变沿那么陡，耦合过来的串扰直接让你的抖动预算超支。

3.5 电气参数与参考平面的关联图

下面这张图帮你理清信号参数和参考平面之间的关系，后面每讲一个参数，你都可以回来对照着看。

3.6 实测案例：参考平面缺失导致共模噪声飙升

有一次我调试一块 8 层板的 SGMII 链路，PCB 走线看着很规整，但 BER 就是下不来。示波器挂差分探棒一看，眼图顶部和底部有严重的共模噪声毛刺，幅度接近 ±200 mV。我排查了整条链路，最后发现那对 SGMII 差分线在一段 2 cm 长的区域里，参考平面被一个电源分割槽完全挖空了。

解决办法？在相邻的 GND 层加了一条 30 mil 宽的铜皮补上参考平面，焊接一根 0 Ω 电阻跨过分割槽强制回流。改完后共模噪声降到 ±50 mV 以下，眼图瞬间打开了。这个经历让我养成了一个习惯：每次 Layout 评审，必用 3D 视图检查 SGMII 正下方有没有参考平面空洞。