2. 功耗来源分析：静态功耗与动态功耗
功耗分析是个老话题了。但说实话，很多人做了好几年PHY，还是搞不清功耗到底从哪来、又去哪了。我见过不少同事，一上来就盯着动态功耗猛算，结果芯片跑起来烫得不行——一查，静态漏电占了快一半。所以咱们先把功耗的底裤扒干净。
2.1 静态功耗：别小看“漏电”
静态功耗，也叫漏电功耗。管子关断时，按理说应该没电流。但实际工艺下，沟道深度不够，源漏之间照样有微弱电流溜过去，这就是漏电。漏电功耗 = 漏电电流 × 电源电压。
主要漏电机制：
- 亚阈值漏电 (subthreshold leakage) —— 栅电压低于阈值，沟道没完全断开，电流从源流向漏。我现在做7nm项目，这个占比最大。
- 栅极漏电 (gate leakage) —— 栅氧化层太薄，载流子直接隧穿过去。嗯，28nm以下工艺这个问题很头疼。
- 结漏电 (junction leakage) —— 源/漏与衬底之间的PN结反偏漏电，温度高了特别明显。
| 漏电类型 | 典型占比（28nm） | 温度敏感度 |
|---|---|---|
| 亚阈值漏电 | 50-70% | 极高（指数上升） |
| 栅极漏电 | 20-30% | 中等 |
| 结漏电 | 5-15% | 高 |
2.2 动态功耗：干活就得吃饭
动态功耗，说白了就是管子开关时消耗的能量。电路翻转一次，就需要给负载电容充放电。数学公式很简单：
P_dynamic = α × C_load × Vdd² × f_clk其中 α 是翻转活动因子（0~1），C_load 是负载电容（包括扇出门电容和互连线电容），Vdd 是电源电压，f_clk 是时钟频率。
你想想看，电压是平方项，所以降一点电压效果非常明显。我早期做28nm SerDes的时候，Vdd从1.1V降到0.9V，动态功耗直接少了三分之一。但要注意，电压降太多，时序又崩了——这永远是权衡。
动态功耗还包括短路功耗：
管子开关过程中，PMOS和NMOS会短暂同时导通，形成从Vdd到GND的瞬间电流。这部分大概占动态功耗的10%-20%，别忽略。我个人习惯在仿真中看瞬态电流波形，能直观看到这个尖峰。
2.3 CMOS工艺功耗公式：统一视角
把静态和动态加起来，就是CMOS电路的总功耗：
P_total = P_static + P_dynamic
= I_leak × Vdd + α × C_load × Vdd² × f_clk就这么简单？不，背后还有一堆工艺参数。但做咱们PHY调试，记住这个核心公式就够了。遇到实际功耗异常，先看哪个项飘了：漏电大了？活动因子偏高了？还是电源电压被拉高了？
| 参数 | 典型范围 | 工程影响 |
|---|---|---|
| α（活动因子） | 0.05 ~ 0.5 | 数据线通常低，时钟线极高 |
| C_load | 10 fF ~ 1 pF | 长互联线是功耗大头 |
| Vdd | 0.6V ~ 1.2V | 平方关系，降压是最强减功耗手段 |
| f_clk | 100 MHz ~ 10 GHz | 线性关系，但对电压有耦合影响 |
2.4 内部模块功耗拆分：PHY里谁在吃电？
PHY内部大致可以分成几个大块：高速IO驱动、时钟和PLL、数字逻辑（控制和校准）、模拟前端。每个模块的功耗特性差别很大。
常见PHY模块功耗占比（DDR/LPDDR PHY为例）：
| 模块 | 功耗占比 | 主要来源 | 调试重点 |
|---|---|---|---|
| TX驱动器 | 30-40% | 动态（大电流驱动） | 输出阻抗匹配，减少过冲 |
| RX接收器 | 20-30% | 静态（偏置电流）+动态 | 均衡器是否过设计 |
| PLL + 时钟分配 | 15-20% | 动态（高频翻转）+ 静态（漏电） | 降低时钟树活动度 |
| 数字校准控制器 | 10-15% | 动态（状态机+寄存器） | 降低校准频率 |
| 模拟偏置+参考 | 5-10% | 静态（恒流源） | 是否可以关断 |
为什么TX驱动器最耗电？因为它要把信号从片内推到片外，负载电容大不说，还要克服PCB和封装寄生。每比特的能量用 pJ/bit 来算，是我做PHY功耗评估常用的归一化指标。
2.5 本章知识结构图
下面这张图把功耗来源、公式、拆分路径串起来了。建议你在自己的调试笔记里也画一张类似的——画完，思路就全清了。
2.6 避坑清单
最后列几个我亲身踩过的坑，供你排查时参考：
- 不能只算平均功耗 —— 峰值功耗可能导致IR drop，局部过热。我做DDR5时，一次突发写操作前后功耗差了4倍，差点把电源网络打穿。
- 温度和电压一定要联合扫描 —— 静态功耗高温下可能占主导，而动态功耗高压下会平方上升。只测一个点，你永远看不到真实边界。
- 别忘了Pad和ESD电路的功耗 —— 有些PHY模块本身功耗不大，但IO驱动加上ESD钳位管的漏电，加起来也能吃掉可观的一块。我在一个项目里就吃过这个亏，ESD区域温升特别快。
- 仿真工具默认开的“理想开关”模型会隐藏短路功耗 —— 务必用真实晶体管级瞬态仿真，抓短路电流尖峰。