1. eDP接口概述：标准演进、基本架构、应用场景
1.1 从LVDS到eDP，显示器接口的必然选择
做显示接口设计这些年，我感受最深的一点就是——带宽永远不够用。早年间LVDS还能应付1366×768，到了1080P@60Hz就开始吃力了。等到4K、8K、高刷新率、高色深这些需求一上来，LVDS那点并行传输的带宽根本扛不住。
你想想看，LVDS走的是并行时钟和数据线，板子上一大排差分对，走线阻抗控制、等长约束、串扰抑制，哪个都不是省油的灯。而且LVDS的时钟频率上限也就200MHz左右，再往上推，EMI问题严重到让你怀疑人生。
eDP（Embedded DisplayPort）就是来解决这些问题的。它把并行传输改成了高速串行，只用几对差分线就能搞定高清视频。说白了，就是用更少的线，传更多的数据，跑更远的距离。
核心转变：从并行到串行，从LVDS到eDP，核心推动力就是带宽需求和信号完整性之间的博弈。
1.2 eDP标准演进：每一版都在解决实际问题
eDP标准从1.1一直演进到1.4b，中间加了不少东西。我个人习惯按阶段来理解：
| 版本 | 发布时间 | 关键特性 | 单通道最大速率 |
|---|---|---|---|
| eDP 1.1 | 2008 | 基本架构确立，替代LVDS | 2.7 Gbps |
| eDP 1.2 | 2009 | 加入HBR2模式，支持3D显示 | 5.4 Gbps |
| eDP 1.3 | 2011 | 引入PSR（面板自刷新） | 5.4 Gbps |
| eDP 1.4 | 2013 | HBR3模式，DSC压缩，支持4K | 8.1 Gbps |
| eDP 1.4b | 2015 | 优化抖动规范，完善PSR2 | 8.1 Gbps |
这里有个点很多人会搞混：eDP和标准DisplayPort的关系。其实eDP是DP的子集，专为嵌入式设备优化。我去掉了DP的一些外部连接器规范，加入了面板控制、自刷新等嵌入式场景需要的功能。
我在项目中遇到过用eDP 1.2芯片去做4K@60Hz面板，结果发现带宽不够。当时没仔细看规格，以为1.2也是5.4Gbps，四通道能到21.6Gbps，够用。但实际跑起来，4K@60Hz@8bit RGB需要约12.54Gbps的有效数据带宽，加上8b10b编码开销，确实够。但要上10bit色深或HDR，瞬间就爆了。后来硬着头皮升到eDP 1.4才解决问题。
避坑点：选版本时别只看分辨率，一定要算带宽裕量。我个人习惯留至少15%-20%的余量，给时序抖动和传输损耗留空间。
1.3 eDP的基本架构：三大部分，各有分工
eDP系统分成三块：Source（发送端）、Main Link（主链路）、Sink（接收端）。Source就是你的GPU或SoC显示控制器，Sink是面板上的时序控制器TCON。中间连接靠的是三组信号：Main Link、AUX CH、HPD。
- Main Link：高速串行差分对，1到4条Lane。视频数据、音频数据、辅助数据都塞在这里。每条Lane内部是AC耦合的，必须有耦合电容，这是约束里面要重点关注的。
- AUX CH：双向半双工差分通道，跑在1Mbps。用来做链路训练、读取EDID、配置DPCD寄存器。为什么单独拿一组低速信号来做这些？因为Main Link在链路训练好之前是不能传数据的，AUX CH就是干这个事的。
- HPD：热插拔检测。Sink端拉高告诉Source面板已经准备好。如果HPD突然掉低，Source得重新握手。曾经有客户把HPD当普通GPIO随便绕，结果走线太长导致电平纹波误判，我排查了好几天才找到原因。
经验之谈：AUX CH虽然是低速，但对信号质量要求一点不低。走线阻抗要控制在100Ω差分，和Main Link一样严格。
1.4 应用场景：不只做笔记本屏幕
很多人以为eDP只用在笔记本和平板电脑上。其实不止。我来列几个我实际接触过的场景：
- 笔记本电脑/超极本：最经典的应用。低功耗、少走线、支持高分辨率和高刷新率。从早期的1366×768到现在的4K OLED，eDP全覆盖。
- 平板电脑和二合一设备：对功耗和厚度极度敏感。eDP的PSR功能在这里特别有用，静态画面时GPU不用持续刷屏，面板自己保持显示内容，功耗能降30%-50%。
- 工业显示和医疗设备：需要长距离传输和抗干扰。eDP的差分信号天生就有共模抑制能力，配合好的layout，走30-50cm的排线都没问题。我在一个医疗超声项目里用到eDP 1.4，FPC排线走了40cm，画质依然稳定。
- 车载显示：仪表盘、中控屏、抬头显示。车载环境温度范围-40°C到105°C，对时序裕量要求更高。eDP 1.4的DSC压缩技术还能在带宽受限时保持高画质。
重要提醒：不同场景对eDP时序的要求侧重点不一样。笔记本可以容忍链路训练稍慢，但车载和工业不能丢失同步。设计约束时要把场景特性和裕量策略一起考虑。
1.5 为什么关注时序约束？
你可能会问，eDP有标准协议，Source和Sink都是成熟的芯片，拉上走线不就能用了吗？嗯，这里要注意——芯片符合规范不代表你的板级实现就能通过。我曾经调试过一个项目，Source和Sink都是大厂芯片，按理说没问题。但在量产时发现5%的产品在高分辨率下出现闪屏、颜色偏色。最后锁定是PCB走线等长没做好，每条Lane的延迟差了200ps以上，导致数据错误。
eDP的时序约束，就是要保证：
- 每条Lane内的信号抖动在可接受范围内
- Lane与Lane之间的时延差不能太大
- AUX CH的时序满足链路训练窗口要求
- HPD的上拉/下降时间不触发误判
这些听起来简单，实际做起来坑很多。后面的章节我会一个一个拆开讲，把每个参数的来源、计算方法、约束技巧都掰开揉碎。