2. eDP信号物理层：差分对布局、预加重与去加重、共模电压与摆幅规范

2.1 差分信号的核心：从“两根线”说起

讲eDP物理层，绕不开差分信号。说白了，就是一个信号用两根线传——一根传正相（P），一根传反相（N）。接收端看的是两线电压差，不是对地电压。

为什么非要用差分对？抗干扰能力强。举个例子，干扰进来，两根线上产生的噪声几乎一样，一减就没了。我记得早期做LVDS调试时，差分走线不规矩，结果EMI超标了整整6dB。从那以后，我对差分对布局就格外较真。

2.2 差分对布局：工程师的“手艺活”

我个人习惯在布局差分对时遵守三个铁律：等长、等距、共参考层。

• 等长：P和N走线长度差控制在5mil以内。eDP 5.4Gbps的速率，1mm长度差就能引入约7ps的时延偏差，眼图立马塌给你看。
• 等距：间距保持100Ω差分阻抗。我记得有一次，板厂报回阻抗测试报告，差分阻抗只有92Ω。查了半天，发现是因为换层时过孔间距变了。嗯，这里要注意——换层处的阻抗不连续，是眼图问题的常见“元凶”。
• 共参考层：差分对整个走线必须跨在同一参考平面上。跨分割？别踩这颗雷。你想想看，参考层一断，回流路径绕大圈，共模噪声直接翻倍。

布局参数	推荐值	容忍上限	我的项目经验
线宽/线距	按叠层计算100Ω	±10%	要过孔时最好缩小到±5%
对内长度差	< 5 mil	< 10 mil	建议控制在2mil以内
参考层完整性	100% 连续	禁止跨分割	我曾因一段10mm槽缝翻车
退耦电容距离	靠近驱动端	< 100 mil	越近越好，离远了纹波就上来

我曾经遇到一个案子，差分对走线在BGA扇出区挤在一起，间距只剩3mil。结果示波器一测，串扰噪声高达30mV——眼图干脆合不拢。最后只能改板，把扇出区差分对间距拉开到8mil以上。

2.3 预加重与去加重：信号“返老还童”的魔术

高速信号在PCB上跑，遇到介质损耗和趋肤效应，高频分量衰减得厉害。导致的后果是什么？眼图张不开，ISI（码间干扰）冒出来。

解决思路很简单：在发送端“预先把高频抬一抬”，或者在接收端“把低频压一压”。这两招就是预加重和去加重。

• 预加重：发送第一个比特时，突然把摆幅拉大，后面的比特恢复正常。目的是补偿高频损失。
• 去加重：保持第一个比特的摆幅，后续比特压低。本质上和预加重是“同一个硬币的两面”。

eDP 1.4以后，很多主控芯片都内置了可调的去加重系数。我个人建议调试时先从0dB开始，看眼图高度和宽度，然后逐步增加。我用过一个办法——把预加重或去加重调到眼图刚好不闭合之后，再退2档。这样留出余量，板子批量时不会因为温度变化而挂掉。

2.4 共模电压与摆幅规范：把信号“电老虎”关进笼子

eDP差分信号有两个核心电压参数：共模电压（Vcm）和差分摆幅（Vdiff）。

• 共模电压：两根线对地的平均电压。eDP标准规定了Vcm的范围和漂移限制。
• 差分摆幅：就是V(P) - V(N)的峰值电压。它决定了接收端能“看懂”多大的信号。

为什么要在乎共模电压？因为接收器的输入级一般用共模反馈来偏置。Vcm如果漂出范围，差分对管的线性区就会偏移，信号失真。

我建议用示波器量一下各对的共模电压。正常的eDP链路，Vcm通常在0V到3.3V之间（视主控和面板而定）。差分摆幅在200mV到1.2V之间。

参数	eDP 1.4b 规范	实测常见范围	问题信号特征
共模电压 Vcm	0V ~ VCC/2	1.0V ~ 1.8V	漂移 > 100mV 可能导致误码
差分摆幅 Vdiff	200mV ~ 1.2V	400mV ~ 800mV	< 200mV 眼图缝合；> 1.2V 可能EMI超标
上升时间 Tr	< 0.35UI	60ps ~ 120ps	过大易造成符号间干扰
抖动 RMS	< 0.1UI	20ps ~ 50ps	> 0.15UI 可能导致误码

2.5 从物理层到“看懂示波器”

你可能会问：这些理论知道了，示波器上怎么看？

我习惯把示波器设成差分模式（两通道相减），或者用差分探头。触发设成H-DMI或者找主控发出的Training Pattern。然后看三步：

1. 看共模：Vcm是否稳定。漂移了说明参考层或者DC耦合有问题。
2. 看摆幅：是否符合规范。小了说明链路损耗大，大了查预加重是不是调太高。
3. 看眼图：眼高眼宽是否达标。不达标就回头查布局或去加重设置。

2.6 小结