4、eDP 协议概述：版本、速率、信号电平
讲 eDP 协议之前，我想先问你一个问题：为什么现在笔记本、平板上几乎都选用 eDP，而不是旧的 LVDS 或传统的 VGA？说白了，就是 eDP 把高速数据、控制信号、甚至辅助通道都集成到一根软排线上，减了线束、降了干扰，还能跑 4K@120Hz。我最早接触 eDP 是在 2016 年调一款平板主板，那时候连协议文档都找不全，踩了不少坑。今天咱们就把版本、速率、信号电平这三个核心参数聊透。
4.1 eDP 版本演进
eDP 由 VESA 标准组织维护，从 1.1 一直发展到现在的 1.5。你拿到一块屏，首先要看它支持哪个版本，这决定了你能用的最大速率和功能。我个人习惯把 eDP 版本和对应的关键特性整理成一张表，方便测的时候对照。
| 版本 | 发布年份 | 最大速率（每 Lane） | 关键特性 |
|---|---|---|---|
| eDP 1.2 | 2009 | 2.7 Gbps (HBR) | 基本链路训练，无 AUX 握手优化 |
| eDP 1.3 | 2011 | 2.7 Gbps (HBR) | 引入 AUX 握手、面板自刷新（PSR） |
| eDP 1.4 | 2013 | 5.4 Gbps (HBR2) | 增加 MSA（Main Stream Attributes）扩展、PSR 改进 |
| eDP 1.4a | 2015 | 8.1 Gbps (HBR3) | 引入 DSC 压缩、自适应同步 |
| eDP 1.4b | 2016 | 8.1 Gbps (HBR3) | 强制 DSC 1.2a、增强 EDPR (损坏品修复) |
| eDP 1.5 | 2021 | 13.5 Gbps (UHBR10) | 面向 8K、支持 Panel Replay 低功耗 |
嗯，我这里要特别提醒一下：市面上大量出货的屏其实还是 eDP 1.4/1.4a。我之前在项目中遇到一块号称支持 HBR3 的显示屏，结果链路训练死活上不了 8.1 Gbps，后来查规格书发现它只硬件兼容 HBR3，但实际 EDID 里写死了最高 HBR2。所以千万不能只看芯片型号，一定要读 EDID 里的“最大链路速率”字段。
4.2 主链路速率
eDP 的数据是通过主链路（Main Link）传输的，主链路由 1、2 或 4 对差分对组成。每对差分对的速率有以下几档：
- RBR（Reduced Bit Rate）：1.62 Gbps —— 通常只用于低分辨率或调试模式
- HBR（High Bit Rate）：2.7 Gbps —— eDP 1.2 / 1.3 的常见速率
- HBR2：5.4 Gbps —— eDP 1.4 主流速率，支持 1080p@144Hz 或 4K@60Hz
- HBR3：8.1 Gbps —— eDP 1.4a 引入，配合 4 Lane 可跑 5K@60Hz
- UHBR10：10.0 Gbps —— eDP 1.5 新标准，单 Lane 速率进一步提升
你想想看，实际的数据吞吐量并不是简单的 Lane 数 × 单 Lane 速率。因为主链路里还要嵌入时钟（8b/10b 编码或 128b/132b 编码），还有同步开销。以常见的 4 Lane HBR2 为例，有效带宽大约是：
4 Lane × 5.4 Gbps × (8/10) ≈ 17.28 Gbps这个 17.28 Gbps 才是你能用来传输图像数据的理论极限。再扣除行消隐、帧消隐，实际能支撑的分辨率还要打点折扣。我记得有一次调试一块 4K 120Hz 面板，算下来带宽刚好够用，但一旦开了 HDR 每像素位深加深，直接就花屏了。后来我把 Lane 数从 2 改成 4，问题立刻解决。所以做系统设计时，建议至少预留 20% 的带宽余量。
4.3 信号电平
eDP 的物理层是差分信号，电压摆幅（Vswing）和共模电压（Vcm）都有严格规定。下面这张表是 VESA 标准里给出的参数范围，我个人测屏的时候基本都按这个来校准示波器探头：
| 参数 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| 差分输出电压摆幅（Vswing_diff） | 200 | 400 | 600 | mV |
| 共模电压（Vcm） | － | 0 | － | V（实际接近地） |
| 预加重幅度 | 0 | 3.5 dB | 6 dB | － |
| 差分对间偏斜（Skew） | － | － | 150 | ps |
1. 差分摆幅不是固定的，链路训练时会根据信号质量自动协商。如果你在示波器上看到摆幅只有 250 mV，不一定就是故障，可能是面板端的均衡策略。
2. 共模电压理论是 0 V（差分对之间的直流电位），但实际线路会有微小偏移。我见过最离谱的一次，一条线共模偏到 +150 mV，导致接收端眼图眼高几乎闭合，最后查出来是连接器的地引脚虚焊。
4.4 预加重与去加重
高速信号经过长走线或劣质排线时，高频分量衰减远大于低频，眼图会变得模糊。eDP 的发送端（通常为主板 SoC）会通过预加重来补偿。说白了就是：跳变沿时增大瞬间电压，让信号冲出去，到接收端正好恢复。我以前刚做测试时不懂这个，看到预加重后的波形有 overshoot，以为板子坏了，其实这是正常现象。
示波器上怎么看预加重效果？我个人习惯看差分对的正向沿与负向沿是否对称。如果上升沿明显比下降沿陡很多，说明预加重设定得过于激进，可能会引起 EMI 超标。这时候建议去调 SoC 的 PHY 寄存器，把预加重步进降一档。
4.5 从版本到信号电平的完整关联
版本、速率、信号电平这三者是互相锁定的。高版本（如 1.4a）支持更高的速率（HBR3），高速率要求更严格的信号完整性，也就需要更精确的共模控制和更短的走线长度。下面这张图把它们的递进关系画出来了，你测的时候可以对照这个框架。
用差分探头测量 eDP 的差分对时，记得先做去嵌（De-embedding），把探头和线缆的损耗去掉。我自己习惯在示波器里调出“眼图模板”（Eye Mask），模板中心落在 0 V 差分量，上下边沿卡 ±150 mV。只要眼图没碰到模板边缘，链路基本就稳了。
有一次测试一台样机，eDP 画面间歇性闪烁，抓波形发现差分电压摆幅在 180 mV 到 450 mV 之间来回跳。我以为是电源噪声，折腾了一天才发现是 FPC 线太长（超过 200 mm），导致接收端均衡器无法锁定。后来把 FPC 缩短到 150 mm 以内，摆幅就稳定了。所以走线长度和信号电平的关系，你在做硬件设计时一定要提前仿真。
4.6 链路训练中的速率与电平协商
你可能好奇：既然版本决定了最高速率，那实际运行时怎么选？答案是 链路训练（Link Training）。SoC 和 Panel 之间通过 AUX 通道交换能力，然后尝试从高到低降速，直到误码率低于阈值。我曾在调试日志里看到这种流程：
- 源端（SoC）发起 HBR3 请求
- 接收端（Panel）回复“不支持 HBR3，请用 HBR2”
- 源端切换到 HBR2，同时发送预设的预加重 code
- 接收端继续反馈信号质量，若眼图合格则锁定，否则再降速到 HBR
这个过程中，示波器上能看到时钟恢复的锁相环（PLL）波形有一个明显的抖动脉冲。刚开始做测试的人看到那个脉冲会以为系统崩溃了，其实那是正常的重新锁定。我个人建议抓住一条原则：优先用示波器看链路训练完成后的稳态眼图，而不是盯着训练过程看。