HDMI 2.1 FRL链路训练与测试验证 - 第1节
1.1 HDMI发展史：一根线缆的进化
HDMI这玩意儿，说白了就是让显示器和播放设备之间“说同一种语言”。我入行那会儿，家里还在用VGA和DVI，一堆线缆乱糟糟的。2002年HDMI 1.0发布，一根线就搞定了音视频传输，当时真觉得是黑科技。
但技术迭代从来不会停下。我们来看看关键的几个节点：
| 版本 | 发布时间 | 最大带宽 | 核心技术 |
|---|---|---|---|
| HDMI 1.0 | 2002 | 4.95 Gbps | TMDS 165MHz |
| HDMI 1.4 | 2009 | 10.2 Gbps | TMDS 340MHz、以太网通道 |
| HDMI 2.0 | 2013 | 18.0 Gbps | TMDS 600MHz、4K60 |
| HDMI 2.1 | 2017 | 48.0 Gbps | FRL、eARC、VRR |
看到没？从1.0到2.0，HDMI一直沿用TMDS（最小化传输差分信号）架构。但到了4K、8K时代，TMDS的瓶颈越来越明显。我在一个4K120Hz项目里，TMDS跑满18Gbps，信号抖动大到让人抓狂。
为什么非要换代？
原因很简单：TMDS的架构决定了它没法高效利用带宽。每三个数据通道固定编码，开销大。8K60需要将近64Gbps，TMDS再怎么优化也撑不住。
一句话总结：HDMI 2.1的诞生，不是简单的速率升级，而是整个传输协议的“换芯”。FRL（固定速率链路）就是那个新心脏。
1.2 FRL技术背景：为什么要换赛道？
2017年HDMI论坛发布2.1规范时，很多人不理解：为什么不直接做TMDS 2.0？我个人习惯从物理层去思考——TMDS是三点式架构，不管传多少数据，编码效率绑死了。FRL则采用了类似DisplayPort的“通道聚合”思想。
你想想看，4条通道各自独立跑，每条最高12Gbps，加总就是48Gbps。这不是简单的加法，而是链路训练、加扰、FEC（前向纠错）一整套组合拳。
FRL的核心变革
- 通道数：从3条数据通道变成4条（可选3条向下兼容）
- 编码方式：抛弃TMDS的8B/10B，改用16B/18B（效率从80%提升到88.9%）
- 链路训练：每次连接前都要做，协商速率、通道数、均衡参数（这是你们课程的重点）
- FEC+Scrambling：引入前向纠错，解决高速率下的比特错误
注意！我曾经遇到一个坑：FRL的Scrambling（加扰）功能没打开，结果在8K60信号下大量误码。加扰不是可选项，而是FRL的必需品！不做加扰，EMI会超标，信号完整性直接崩掉。
1.3 FRL vs TMDS：一张表看懂差别
很多人觉得FRL只是TMDS的升级版。不对。它俩本质上是两套协议。我做课程设计时习惯用对比表，一目了然：
| 对比项 | TMDS | FRL |
|---|---|---|
| 编码方式 | 8B/10B（开销20%） | 16B/18B（开销11.1%） |
| 最大速率（单通道） | 3.4 Gbps（HDMI 2.0） | 12 Gbps |
| 总带宽 | 18 Gbps（3通道） | 48 Gbps（4通道） |
| 通道数量 | 固定3个数据通道 | 3或4个（可配置） |
| 链路训练 | 无（固定时序） | 有（必须做） |
| 前向纠错（FEC） | 无 | RS-FEC（可选但强烈推荐） |
| 时钟传输 | 独立时钟通道 | 内嵌时钟（SCDC机制） |
| 典型应用 | 4K60、1080P高刷 | 8K60、4K120、VRR |
我的经验：设计TMDS板子时，等长走线是家常便饭。但到了FRL，我更关注通道间的Skew（时滞）和均衡参数。链路训练就是来弥补这些物理偏差的。你想想看，12Gbps的信号，走线差个几毫米，眼图可能就闭了。
1.4 FRL与TMDS的宏观脉络图
下面这张SVG图把HDMI演进、FRL核心构成以及两者在物理层上的关系串起来了。你仔细看，能发现FRL并不是凭空造出来的，它吸收了TMDS时代的经验，但架构完全是新的。
图里信息量不小。我建议你重点关注两个点：一是通道数从3变4，这直接影响链路训练的逻辑；二是FRL自带了FEC，这在TMDS时代是没有的。
1.5 本章小结
三个必须记住的事实：
- HDMI 2.1用FRL替代了TMDS，带宽从18Gbps飙到48Gbps
- FRL的核心优势是16B/18B高效编码 + 链路训练自适应 + FEC纠错
- 链路训练是FRL的“入场券”，不做训练，FRL通道根本不会启动
嗯，咱们的第一章就这些。后面我们会一头扎进FRL链路训练的具体细节——你会发现，那些寄存器配置、状态机跳转，其实都围绕着这一章说的几个核心差异在转。