3. FRL物理层：信号完整性、差分对设计、PCB布局要点

物理层搞不好，协议层再牛也白搭。我在好几个项目里见过这种情况：FPGA逻辑全对，FRL训练就是不过，最后定位到PCB走线长了2英寸，眼图直接闭了。这节课我就把我在HDMI 2.1物理层上踩过的坑、积累的经验，掰开揉碎讲给你听。

3.1 信号完整性——FRL的“生命线”

FRL跑在12Gbps甚至48Gbps时，信号已经不是在“导线”里传输，而是在“波导”里滑行。你想想看，一个UI（单位间隔）只有83ps，稍微一个反射就能把眼图打烂。

我遇到过一回：板子打回来，FRL训练总是失败在EQ阶段。用示波器一看，12Gbps眼图张得跟眯缝眼似的。最后找到原因——过孔反焊盘没挖，阻抗掉到了85Ω，反射严重。所以信号完整性不是玄学，是算出来的。

3.1.1 三大杀手：反射、串扰、损耗

• 反射——阻抗不连续导致的“回弹”。我习惯在每一个阻抗突变点（过孔、连接器）留≥5mil的阻抗渐变区。
• 串扰——相邻差分对之间的“偷听”。FRL通道间距至少3倍线宽，我一般设5倍。
• 损耗——趋肤效应和介质吸收。FR4在6GHz以上损耗陡增，12Gbps必须用低损耗板材（如M6N、M7E）。

3.2 差分对设计——100Ω不是终点

HDMI 2.1明确规定差分阻抗100Ω ±10%。说白了，你算好线宽线距，但算完还得看点别的。

3.2.1 差分对内部耦合

个人习惯：边缘耦合型差分对，线距S≤2W（W是单端线宽），这样磁场互耦强，抗共模好。但别为了“耦合好”把线距缩到5mil以下，加工良率会暴跌。

3.2.2 对内等长

FRL 12Gbps要求对内等长偏差 ≤ 10mil（0.254mm）。我一般控制在5mil以内。为什么？因为1mil等长误差带来的时延差约0.17ps，12Gbps的bit周期83ps，5mil对应0.85ps，只占1%的UI，安全。

3.2.3 差分过孔对

差分信号换层时，必须成对打过孔，且两个过孔中心距离等于差分对线距。我习惯加GND回流过孔紧贴差分过孔对，间距≤40mil。这样可以减少过孔引入的回流回路电感。

3.3 PCB布局——从源端到负载

布局不只是把器件放上去。FRL的物理路径决定了信号质量。我画了一张信号链路图，你看一眼就明白。

3.3.1 层叠与参考平面

FRL物理层对参考平面要求极严：差分对要走微带线或带状线，参考平面必须是完整的地层（不是电源层！）。我做过一块8层板，从顶层到底层：信号GAP（表层微带）– GND – 信号内层 – 电源 – GND – 信号 – GND – 信号BGA扇出。这样每个信号层都紧邻完整地平面，回流路径最短。

3.3.2 AC耦合电容位置

HDMI 2.1规范要求AC耦合电容在源端或接收端，但不能省。我习惯放在源端，距离连接器不超过500mil。电容本身用0402封装，选X7R材质（NPO更好但不划算），容值0.1μF ±20%。

3.3.3 连接器与线缆

标准HDMI Type-A连接器带宽大约6-8GHz，勉强扛12Gbps。建议用HDMI 2.1认证连接器，比如Molex 217796系列，带宽标称24GHz。线缆方面，无源铜缆在12Gbps时最长3米，超过必须用有源线（带Redriver或均衡器）。

3.4 仿真与测试——别相信“感觉”

我入行时有个前辈跟我说：PCB画完别急着投板，先跑一遍S参数仿真。当时觉得麻烦，后来被FRL训练失败折磨过一次就老实了。

3.4.1 必要的仿真项

• TDR阻抗扫描：确保整条路径阻抗在90~110Ω内。我一般要求95~105Ω。
• 插入损耗 Sdd21：在奈奎斯特频率处损耗必须低于预算值（参考上面表格）。
• 回波损耗 Sdd11：≤ -12dB @ 6GHz，≤ -10dB @ 12GHz。
• 差分串扰：相邻通道间的Sdd21 ≤ -25dB @ 6GHz。

3.4.2 实测验证

板子回来后，用示波器打眼图是最直观的。FRL 12Gbps要求眼图高度 ≥ 200mV（差模）、眼宽 ≥ 0.5UI。我习惯留20%以上裕量，也就是眼高≥240mV，眼宽≥0.6UI。