通道损耗基础：信道频率响应，趋肤效应，介质损耗，损耗斜率

做信号完整性设计，躲不开一个词——损耗。我刚入行那会儿，总觉得只要把走线拉通、阻抗匹配好就行了。直到第一次调试 10Gbps 链路，眼图闭得一塌糊涂……这才意识到，通道损耗才是高速设计的头号杀手。

这一章我们不搞虚的。直接看信道为什么衰、怎么衰、衰多少。你搞懂了损耗的根源，后面去配 CTLE 就手到擒来。

信道频率响应：不是所有频率都平等

任何一段 PCB 走线，本质上都是一个低通滤波器。低频信号跑过去，幅度损失很小；高频信号跑过去，衰减就大了。

为什么会这样？因为传输线的寄生参数——串联电阻、串联电感、并联电导、并联电容——构成了一个分布式网络。频率越高，串联阻抗里的感抗部分增大，并联导纳里的介质损耗也增大。结果就是高频分量被“吃掉”了。

频率响应的表达式很简洁，但你不需要背公式。记住三个关键词就够了：幅度衰减、相位偏移、频率相关。其中幅度衰减是眼图闭合的直接原因，也是 CTLE 补偿的主要对象。

趋肤效应：电流在“偷懒”

直流时，电流均匀流过整个导体截面。频率一高，电流就“懒”得往导体中心跑了，全挤在表面。这就是趋肤效应。

我做过一个 25Gbps 背板设计，走线用了 1oz 铜，表面粗糙度 Rz 约 5um。仿真和实测差了 2dB 的损耗……排查半天，原因是粗糙度模型没加。你想想，趋肤深度在 5GHz 时只有 1um 左右，电流基本贴着表面走。表面粗糙度会把等效电阻拉高 30%~50%。

介质损耗：板材才是“罪魁祸首”

导体损耗来自走线本身，介质损耗来自板材。频率越高，材料分子跟着电场来回摆动，每摆动一次就耗掉一点能量。这个损耗与频率成正比，而且在高频时比重越来越大。

用什么参数衡量？损耗角正切（Df），也叫 dissipation factor。FR4 的 Df 约 0.02，Megtron 6 约 0.005，PTFE 能做到 0.002。我个人的习惯是：速率超过 12Gbps，必须用低损耗板材，否则 CTLE 再怎么调也救不回来。

你可能会问：导体损耗和介质损耗哪个更严重？

• 低频段（< 1GHz）：导体损耗占主导，因为趋肤深度大，电阻贡献大。
• 高频段（> 3GHz）：介质损耗迅速攀升，往往超过导体损耗。
• 拐点频率：和板材 Df、铜箔粗糙度、线宽都有关，一般在 2~5 GHz 之间。

损耗斜率：CTLE 补偿的“靶心”

你光知道有损耗不够，CTLE 需要知道损耗的斜率——每英寸或每单位长度损耗随频率变化的陡峭程度。斜率越大，CTLE 的高频增益就需要提得越高。

为什么斜率这么重要？我给你举个真实例子：

之前一个项目，FR4 板材，走线长 20 英寸，10Gbps NRZ。我测了 S21 参数，看到 5GHz 处损耗 -12dB，而 DC 到 2GHz 损耗只有 -3dB。这条曲线的斜率就是：从 2GHz 到 5GHz 这 3GHz 带宽里，损耗掉了 9dB，斜率约 3 dB/GHz。

CTLE 设计的核心就变成了：在 2~5GHz 频段提供一个大致同样斜率的增益提升（不要过冲，也不要欠补）。

下面这张图把整个损耗机制串起来了。你看一遍，心里就有谱了。