第三章：特性阻抗的概念与计算
说到高速PCB设计，特性阻抗这个词你肯定绕不开。我个人觉得，它是整个信号完整性的基石。你想想看，信号在传输线上跑的时候，每一段都会“看到”一个瞬态阻抗，这个瞬态阻抗如果恒定不变，信号就能干净地传过去；一变，反射就来了。
说白了，特性阻抗就是传输线的固有属性。它和你走的线长没关系，只跟线宽、介质厚度、介电常数这些物理尺寸和材料有关。记得我刚入行那会儿，以为只要走线足够短，阻抗不匹配也没事——结果一个300mil的走线，就让我在10Gbps的链路上吃尽苦头。
核心概念：特性阻抗（Z₀）是传输线上电压波与电流波的比值，单位是Ω。对于无损传输线，它由分布参数决定：Z₀ = √(L/C)。L是单位长度电感，C是单位长度电容。
3.1 影响特性阻抗的关键参数
经验告诉我，控制特性阻抗就是控制这四个因素：
- 线宽（W）：线越宽，特性阻抗越低。这很好理解——宽线对地的电容更大。
- 介质厚度（H）：走线到参考层的距离越近，电容越大，阻抗越低。
- 介电常数（εᵣ）：材料越“密”，电容越大，阻抗越低。常见的FR4大约在4.2~4.5之间。
- 铜厚（T）：影响略小，但高频时不可忽略。铜厚增加会略微降低阻抗。
一个实用经验：我在项目里发现，当需要把50Ω微带线做细时，往往不是调线宽，而是先调介质厚度。因为线宽太细工艺良率会下降，太宽又占面积。先固定一个合理的线宽（比如5~6mil），再反推介质厚度，往往更高效。
3.2 微带线与带状线的阻抗计算
实际设计中，我们最常用的是微带线（外层走线）和带状线（内层走线）。计算公式看起来有点复杂，但你可以封装成工具或查表。这里我把核心公式列出来，方便你理解。
微带线（Microstrip）
微带线只有一个参考层（通常为地平面）。近似公式如下：
Z₀ ≈ (87 / √(εᵣ + 1.41)) × ln(5.98 × H / (0.8W + T))单位：H、W、T均为mil。注意这个公式适用于W/H < 2的情况。
带状线（Stripline）
带状线在两层参考平面之间，对称结构，阻抗计算更稳定：
Z₀ ≈ (60 / √εᵣ) × ln(4 × B / (0.67 × π × (0.8W + T)))其中B是两层参考平面之间的总介质厚度。
注意：我刚开始用这些公式时，总以为算出来就能直接走线。结果有一次没考虑蚀刻偏差，实际线宽比设计小了0.5mil，阻抗直接飙到了58Ω——严重超标。所以千万记得加上工艺容差！
3.3 典型阻抗值及应用场景
不同信号对特性阻抗有不同要求。我整理一个常用对照表：
| 信号类型 | 目标阻抗（Ω） | 常见应用 | 容差要求 |
|---|---|---|---|
| 单端信号 | 50 | 大多数数字信号（PCIe、DDR、SerDes） | ±10% |
| 差分信号 | 100（差分） | 高速差分对（USB、HDMI、Ethernet） | ±10% |
| 射频信号 | 50 | 天线、射频前端 | ±5% |
| 单端低速 | 50或75 | 视频、音频 | ±15% |
注意：差分阻抗100Ω是两个50Ω的单端传输线通过耦合实现的。不一定要严格等宽等距，但不对称会导致模态转换，产生共模噪声。
3.4 特性阻抗与频率的关系
很多人以为特性阻抗是常数。实际上，在高频下它会略有变化。为什么？因为介电常数εᵣ不是固定的——它会随频率升高而降低。我见过有人用100MHz测出来的介电常数去算10GHz的阻抗，结果到板上发现差了3~4Ω。
下面用一张图来概括本章的知识体系：
从上图可以看出，特性阻抗是定义、影响因素、计算公式、典型值、设计控制五个方面的枢纽。你在实际项目中，只要把握好这五步，基本不会出大问题。
3.5 设计中的避坑指南
聊了这么多理论，最后讲几个我踩过的坑：
- 忽略参考平面跨越：如果一条走线在不同层切换，参考平面变了，阻抗会突变。我曾经一个PCIe Gen3设计，就因为一个过孔附近的参考层被割裂，导致眼图闭合。改板才修好。
- 过度依赖理论计算：公式算出来是理想情况。实际生产中，铜箔粗糙度、绿油厚度、介电常数随频率变化都会影响最终阻抗。我建议至少做一次阻抗测试条。
- 差分对间距太宽松：间距过大，耦合减弱，差分阻抗会偏离目标值。通常间距S应该小于2倍线宽W。
特别警告：我曾经遇到过一个案例，设计时用了4.2的介电常数，但实际PCB供应商选用的材料在1GHz下介电常数只有3.9。结果50Ω的目标做出来变成了54Ω，在10Gbps速率下误码率直接超标。所以一定要跟板厂确认材料数据表，或者在仿真中用实际材料的DK值。
嗯，关于特性阻抗的核心内容就这些。你如果能把上面这些参数关系理清，再去用仿真工具验证，基本上能解决90%的阻抗匹配问题。剩下的就是靠经验积累和板厂的工艺能力了。