2、高速信号完整性基础归纳总结
做高速PCB和连接器仿真，绕不开一个词——信号完整性。说白了，信号完整性就是保证信号从驱动端到接收端，波形还像样、时序还对、噪声可控。嗯，这个概念我入行时以为很简单，直到第一次看到眼图完全闭合，才明白这里头门道深着呢。
2.1 信号完整性的三个核心维度
我个人习惯把信号完整性拆成三块来理解：反射、串扰和时序。它们互相耦合，但底层逻辑各自独立。
- 反射——阻抗不连续造成的能量反弹。2000年左右我调试一块背板，发现上升沿有台阶，查了一天发现是过孔反焊盘挖大了，阻抗飙升。
- 串扰——相邻走线间的电磁耦合。我记得有个项目，DDR3数据线走得太近，结果读操作频繁出错，拉开间距后立马改善。
- 时序——信号到达时间的偏差。你想想看，时钟和数据要是不同步，再好的波形也没用。
核心公式回顾：
反射系数 Γ = (ZL – Z0) / (ZL + Z0)
近端串扰 NEXT ≈ (1/4) × Cm/Ctotal × (tr/td)
2.2 特征阻抗——所有问题的起点
为什么总提50Ω、100Ω？其实这不是玄学。特征阻抗决定了信号在传输线上怎么传播。我建议你从PCB层叠结构入手理解：介质厚度、线宽、铜厚、介电常数，这四个参数一确定，阻抗基本就定了。
| 参数 | 影响趋势 | 常见取值 |
|---|---|---|
| 线宽（W） | 越宽阻抗越低 | 4~10 mil（FR4） |
| 介质厚度（H） | 越厚阻抗越高 | 3~8 mil |
| 介电常数（εr） | 越大阻抗越低 | FR4 ~4.2 |
| 铜厚（T） | 越厚阻抗略降 | 1oz / 0.5oz |
避坑提示：我曾经在层叠设计阶段省了阻抗计算步骤，直接按经验值画线，结果回板后发现差分对阻抗只有85Ω（目标100Ω）。从那以后我每次都让板厂提供阻抗测试条，仿真前先核验。
2.3 反射与端接策略
反射的本质是能量没被吸收。为什么会这样？因为信号到了接收端，如果输入阻抗和传输线阻抗不匹配，一部分能量就弹回去了。弹回去的波又和原波叠加，产生过冲、下冲、振铃。
解决办法——端接。我常用的几种：
- 串联端接：源端串一个电阻（一般22~33Ω），适合点到点，功耗低。
- 并联端接：接收端对地或对电源接电阻，适合多负载，但直流功耗大。
- 戴维南端接：上拉+下拉，同时匹配，适合差分信号。
记得有一次测LVDS信号，振铃幅度达到300mV。我在接收端加了一个100Ω并联匹配电阻，振铃直接降到50mV以下。嗯，有时候就是这么简单。
2.4 串扰的根源与抑制
串扰分近端（NEXT）和远端（FEXT）。近端噪声幅度大，远端噪声取决于耦合长度和信号上升时间。我在项目里见过一个典型案例：两排连接器引脚间距太近，16路并行信号互相干扰，眼图完全塌掉。
从设计角度压串扰，有几个硬规则：
- 增大线间距：3W原则（间距≥3倍线宽）是底线，5W更安全。
- 加屏蔽地线：敏感信号两侧包地，并打满地过孔。
- 控制参考平面完整：跨分割区域会引发严重的共模串扰。
- 调整走线层：相邻层尽量正交走线，减少层间电容耦合。
注意：千万不要以为仿真时串扰小于5%就万事大吉。我曾经碰过一个项目，仿真指标全过，但产线测试时发现并行总线偶尔丢数。最后定位是信号经过连接器时，相邻引脚间的串扰被连接器内部耦合放大。所以连接器模型一定要考虑进去。
2.5 眼图与抖动——最终判据
眼图是信号质量的「体检报告」。一个好的眼图，眼睛睁开大、抖动小、交叉点稳定。反之，眼图闭合说明噪声或串扰超标。我记得有一次仿真眼图通过，但实际测试眼宽只剩40%。最后发现是PCB材料Df（损耗因子）随频率变化被忽略了，仿真时用了常数模型。
日常关注三个眼图指标：
- 眼高：决定噪声容限，一般要求≥200mV。
- 眼宽：决定时序裕量，一般要求≥0.6 UI。
- 抖动（jitter）：分随机抖动和确定性抖动，前者由热噪声和ISI引起。
经验：调试时先用时域反射计（TDR）看阻抗曲线，再用眼图看整体质量。如果TDR曲线平滑但眼图差，大概率串扰或损耗问题。
讲到这里，你应该能感觉到信号完整性不是孤立知识点。阻抗、反射、串扰、损耗、抖动——它们环环相扣。我个人的仿真流程总是先调阻抗匹配，再压串扰，最后看眼图。顺序不要搞反，否则会绕弯路。
本章关键总结：
- 特征阻抗是基础，必须用工具计算或实测验证。
- 反射用端接解决，端接位置和阻值要根据拓扑选择。
- 串扰靠间距、屏蔽和参考平面控制。
- 眼图是终极判据，仿真时要包含连接器和PCB过孔模型。