传输线理论：特性阻抗、传播常数、反射
好，我们进入传输线理论的核心地带。说实话，很多工程师做了好几年高速设计，对“阻抗”的理解还停留在单板厂告诉他要控50欧姆这个层面。但只会背口号是不够的——你得搞清楚这50欧姆到底是怎么来的，它跟频率、介质、线宽有什么关系。出了问题你才知道往哪个方向去调。
这一章，我们就啃下三个硬骨头：特性阻抗、传播常数、反射系数。它们串起了整个信号完整性的底层逻辑。
从“导线”到“传输线”
低频的时候，一条走线就是一根导线，电流从A流到B，简单直接。但频率一高，事情就变了。信号的波长变得跟走线的长度可比了，导线上的每一点电位都不一样。这时候，我们不能再把它看作一个“元器件”，而必须看作一段分布参数系统。
我记得有一次测试一个高速背板，眼图总是闭合。用TDR一看，特性阻抗在过孔处跌到了40欧姆。我顺着阻抗曲线找，才发现是过孔的反焊盘设计偏小，导致等效电容太大。你看，特性阻抗这个参数，直接告诉了你信号路径在哪“卡脖子”了。
所以，传输线理论的实际意义就在于：它把物理尺寸、材料特性和电磁波传播统一到一个模型里。我们用单位长度的分布电阻R、分布电感L、分布电导G、分布电容C来描述它。
| 参数 | 符号 | 单位 | 物理意义 |
|---|---|---|---|
| 分布电阻 | R | Ω/m | 导体每单位长度的串联电阻 |
| 分布电导 | G | S/m | 介质每单位长度的并联漏电导 |
| 分布电感 | L | H/m | 每单位长度的串联回路电感 |
| 分布电容 | C | F/m | 每单位长度的并联电容 |
我的习惯是——拿到一块PCB，先跑个2D场求解器提取RLGC参数。微带线一般C在100-150 pF/m左右，带状线会更纯粹一些，因为两边都有参考平面。你把C看懂了，很多问题就看了个大概。
特性阻抗 Z₀ —— 传输线的“身份证”
特性阻抗的定义很简单：在均匀传输线上，行波电压与行波电流的比值。它只由传输线的几何结构和材料属性决定，跟线长没关系。
Z₀ = √((R + jωL) / (G + jωC)) // 通用公式这个公式看起来很吓人，但实际工程中大部分场景可以简化。
- 无耗传输线（R=0，G=0）：Z₀ = √(L/C)
- 低损传输线（R << ωL，G << ωC）：近似无耗，Z₀ ≈ √(L/C)
高频下，趋肤效应导致R随√f增长，但ωL增长更快，所以高频段铜损对Z₀的影响可以忽略。介质损耗G则主要受Df控制。这也是为什么频率高了以后特性阻抗会略微变小一点——因为C的高频等效值略有上升。
关键记忆点：
- Z₀越大，意味着L相对C更大——信号对地更难耦合，串扰也更难控制。
- Z₀越小，意味着C相对L更大——驱动功耗更大，但串扰抑制更好。
- 常用PCB标准：单端50Ω，差分100Ω。这不是巧合，是在功耗、串扰、制造工艺里取的一个折衷值。
传播常数 γ —— 信号在线上“怎么走”
特性阻抗告诉你信号看到的负载，传播常数则告诉你信号怎么衰减、怎么延迟。
γ = α + jβ = √((R + jωL)(G + jωC))α 是衰减常数，单位 Np/m 或 dB/m。β 是相位常数，单位 rad/m。
波特率上来以后，衰减问题经常会把你逼疯。我做过一个10Gbps的背板项目，走线从A到B跨了三个子卡，总长度接近30英寸。在3GHz处，PCB的介质损耗把信号幅度砍掉了一半以上。眼图整个塌陷了。后来我们只能上更贵的低损耗材料Megtron 6，代价是每平米成本涨了40%。
你看，损耗跟频率的关系是线性的：
- 导体损耗：α_c ∝ √f
- 介质损耗：α_d ∝ f · tanδ
高频段，介质损耗占大头。有经验的工程师会去查材料的DK和Df，Df每降0.002，眼图裕度可能就多出来20ps。
我曾经踩过的一个坑：仿真时把所有频点的Z₀都设为50Ω，忽略了介质DK的频变效应。结果在10GHz以上，实际Z₀只有46Ω，反射系数从0变成了0.04，虽然小，但级联几个连接器就足够让眼图闭合了。所以High-speed仿真一定要用频变模型。
反射系数 Γ —— 阻抗不匹配的“温度计”
信号在传输过程中，一旦遇到阻抗突变，就会发生反射。反射系数就是用来量化这个现象的。
Γ = (Z_load - Z₀) / (Z_load + Z₀)Z_load 是负载端或者不连续点处的阻抗，Z₀ 是传输线的特性阻抗。
举个具体的例子。你用50Ω的走线去驱动一个75Ω的接收器：
Γ = (75 - 50) / (75 + 50) = 25 / 125 = 0.2反射回来的幅度是入射波的20%。这部分能量回到源端，如果源端也不匹配，就会再次反射回来——形成振铃。
反射跟上升时间是挂钩的。如果你的信号走线长度 < 1/6 倍上升沿的物理长度，那反射基本可以忽略。超过这个长度，你就得认真考虑了。有一条经验法则：传输线延迟 > 信号上升时间的 10% 时，必须做端接。
| 端接方式 | 适用场景 | 功耗 | 信号质量 |
|---|---|---|---|
| 并联端接（源端匹配） | 点到点单端 | 一般 | 好，无直流功耗 |
| 串联端接（远端匹配） | 点到点单端 | 低 | 一般，有直流功耗 |
| Thevenin端接 | 多负载，总线 | 高 | 很好 |
| AC端接 | 需要隔直流的场景 | 低 | 好，但有电容负担 |
我个人的习惯是：单端DDR用源端串联匹配，高速SerDes用片内端接（内部已经做了50Ω对地），LVDS或者MIPI这种差分信号，直接在接收端挂一个100Ω跨接电阻就行。
SVG图：传输线参数核心关系
下面这张图把特性阻抗、传播常数、反射系数三者的关系串了起来。你看它们怎么通过RLGC这个起点，一步步影响信号完整性。
反射的工程影响
反射不是理论游戏，它直接导致过冲、振铃、台阶等信号质量问题。
举一个我调试过的DDR3案例。某次DDR3地址信号出现了明显的下冲台阶——波形在下降沿没到底就弹起来，过了几ns才继续往下掉。用TDR一测，发现走线的实际阻抗在55-65Ω之间波动，而不是设计值50Ω。
根源是：L3和L4之间的参考平面被切断了。信号回流被迫绕了一个大圈，等效电感增大，局部阻抗也因此飙升。
怎么解决？
- 短时域内：在远端加AC端接电容，吸收反弹能量。
- 长时域内：重新叠层，保证参考平面连续。
反射问题的排查思路（按效率排序）：
- 先看TDR阻抗曲线——哪凸哪凹一目了然。
- 再看S11回损——回损越大，反射能量越多。
- 最后看时域波形——如果振铃周期正好是2×传输延迟，那阻抗不连续点基本就定了。
一些经验之谈
我刚开始用传输线模型做仿真时，总想把Z₀算到小数点后两位。后来发现，实际PCB的蚀刻公差、DK公差和叠层压合偏差，能轻松把你算出来的理论值偏3-5Ω。所以，仿真模型要配合统计容忍度分析来做。
另外，很多人以为反射只跟线宽有关。其实，过孔残桩、连接器、转角、焊盘都是反射源。我曾经遇到过一个案例，一颗0402电容的焊盘比走线宽了5mil，单看一个点是小事，但沿着路径串了8个——每个反射叠加起来，眼图就关掉了。
最后说一句：传输线理论不是用来背的，是用来量化的。你有了Z₀、γ、Γ这三个数，就能用公式算出回损有多大、反射要多长时间才能消退、衰减会让眼高掉多少。这才是工程价值的落地之处。