📚 课程目录第4章相位噪声频谱特性

4. 相位噪声频谱特性：近端噪声、远端噪声、1/f³区域

做PLL设计，最头疼的就是相位噪声。不同频偏下的噪声特性不一样，处理方式也完全不同。我个人习惯把相位噪声频谱分成三块来看——近端、1/f³转折区、远端。每一块对应的物理机制、主导器件、优化手段都不同。

你想想看，一个典型的PLL相位噪声频谱是什么样子的？大概是在低频处噪声大，随频率升高逐渐下降，到了某个点后趋于平坦。这其实就是几个噪声源共同作用的结果。

近端噪声，一般指几十赫兹到几百千赫兹范围内的噪声。这个区域的噪声主要由参考时钟、鉴频鉴相器（PFD）和电荷泵的闪烁噪声贡献。说白了，就是环路带宽以内的噪声。

为什么近端噪声难搞？因为它位于环路带宽内，环路无法对其有效抑制。我在项目中遇到过多次，参考时钟的相噪性能直接决定了PLL近端相噪的天花板。如果参考时钟本身不干净，后端再怎么优化也没用。

近端噪声优化，我个人经验是优先看参考源。如果你用一个低相噪的晶振，PLL的近端相噪通常不会太差。另外，电荷泵的匹配性也至关重要——电荷泵电流失配会引起参考杂散，这在近端相噪里也会体现出来。

设计提示：近端噪声通常约束了PLL的RMS抖动。如果你的应用对长期抖动敏感（比如通信系统的符号定时），近端相噪是首要关注点。

这个区域的噪声斜率是-30 dB/dec，也就是每十倍频下降30dB。为什么会有这个特殊斜率？因为它是VCO的闪烁噪声经过两次转换的结果。

我来解释一下这个机制：VCO内部的闪烁噪声先调制到载波附近（这就是一次频率调制），形成-20 dB/dec斜率；然后由于VCO本身的频率-相位转换关系（相位是频率的积分），再增加一个-10 dB/dec的斜率。所以两者叠加，就是-30 dB/dec。

关键认知：1/f³区域的起始频率（也就是闪烁噪声转折频率f₃）取决于VCO的设计工艺。CMOS工艺的VCO典型f₃在几兆赫兹到几十兆赫兹之间。我记得一次在65nm工艺下做设计，f₃跑到3MHz，直接把环路带宽给限死了。

环路带宽的选取，很大程度上就是和这个1/f³区域在博弈。你希望把环路带宽设置得比f₃大，让环路能抑制VCO的噪声；但带宽太大又会引入参考杂散和稳定性问题。

警告：不要试图用增大带宽的方法来压制1/f³噪声，除非你能确认VCO的闪烁噪声很低，否则带宽增大会把参考时钟的噪声和电荷泵噪声也带进来，得不偿失。

远端噪声，就是环路带宽以外的区域。这里的主导噪声源是VCO的热噪声，呈现-20 dB/dec的斜率。说白了，VCO在这个区域像是一个自由运行的振荡器，环路基本不起作用。

为什么环路不作用？因为环路带宽限制了PLL的跟踪能力。频率偏移超过环路带宽后，PLL的反馈环就失效了，VCO以自己的原始相噪特性输出。

// 定量描述：相位噪声与环路带宽的关系
// 假设环路带宽 = ωc
// 在 ω << ωc 时，输出相噪 ≈ 参考源相噪 × N²
// 在 ω >> ωc 时，输出相噪 ≈ VCO开环相噪

远端噪声优化，其实就是提升VCO自身的品质。比如用更高Q值的电感、优化尾电流源的噪声、使用低噪声的变容管等等。这些偏硬件的功夫，近端噪声再怎么压也压不了远端。

我个人建议，做远端噪声评估时，直接看VCO的FoM（Figure of Merit）就行。一个设计良好的VCO，FoM能达到-180 dBc/Hz以上，这在远端会给你省去很多麻烦。

这张SVG图展示了相位噪声频谱的三个典型区域，以及每个区域对应的主要噪声源。注意看转折点：f₃和环路带宽ωc是两个关键设计边界。

你看这个图，三个区域的边界就是f₃和环路带宽ωc。设计PLL时，你的第一步就是搞清楚噪声源分别落在哪个区域，然后对症下药。

近端噪声和远端噪声是一对矛盾。你压了近端，可能就丢了远端；你顾了远端，近端又不满足要求。这就是PLL设计中永远绕不开的折衷。

举个例子，我曾经设计一个通信芯片的PLL，要求整体RMS抖动小于20ps。近端相噪被参考时钟限制，远端相噪被VCO质量限制。我尝试把环路带宽设到1.5MHz，结果近端噪声因为引入参考杂散反而恶化了；后来改为1MHz，才找到平衡点。

我曾经把环路带宽设得太大，结果参考杂散直接让相位噪声底噪抬高了8dB。后来学乖了，先测参考时钟的近端相噪，再决定带宽上限。
注意1/f³区域的位置。如果f₃靠近环路带宽，VCO的闪烁噪声会被环路放大，导致近端相噪异常。我曾经在一个40nm工艺项目中遇到过这种情况，不得不重新设计VCO尾电流源来降低闪烁噪声。
远端噪声不要只看VCO的仿真结果，实际版图后的寄生效应会让VCO的FoM下降5-10dB。我通常会在仿真时留3dB的裕量。