1. PLL 基础：基本结构与工作原理

做锁相环这么多年，我每次跟新人聊，都会先问一个问题：“你觉得 PLL 到底在干什么？” 说白了，它就是一个精准的频率搬运工。你给它一个干净的低频参考时钟，它就能变出一个高频信号，而且频率和相位都跟着参考走。

1.1 为什么需要 PLL？

想象一下，你手里只有一个 10MHz 的晶振，但是芯片里需要 2.4GHz 的载波。倍频器当然可以做到，但噪声会急剧恶化。PLL 的妙处在于，它通过负反馈的方式，把高频输出和低频参考“绑”在一起。

我个人习惯把 PLL 看作一个智能伺服系统。它持续比较输出信号的相位和参考信号的相位，一旦发现偏差，就立刻修正。修正的精度，决定了最终相位噪声的好坏。

1.2 三大核心模块

一个电荷泵锁相环（CP-PLL）的基本结构，可以拆成三个部分：鉴频鉴相器（PFD）、压控振荡器（VCO）、分频器（Divider）。当然，中间还有环路滤波器（LPF）来平滑控制电压。不过咱们先从最核心的三个聊起。

1.2.1 鉴频鉴相器（PFD）

PFD 的工作，说白了就是比相位。它比较参考信号和分频反馈信号的上升沿谁先到。谁先到，谁就导通相应的电荷泵开关，向上拉电流或者向下拉电流。

• 线性范围：理想 PFD 的鉴相范围是 -2π 到 +2π。超出这个范围，相位差和输出电压的关系就不再线性了。
• 死区问题：嗯，这里要注意。PFD 存在一个“死区”——当相位差非常小时，它可能无法识别。这会直接导致锁相环输出信号抖动变大。解决办法很简单：在复位路径上插入一个很小的延迟，确保即使相位差为 0，上下拉也会同时开启一小段时间。

我在项目中遇到过，某次流片测试发现锁相环锁定后噪声谱有一个奇怪的平台。翻来覆去找原因，最后发现就是 PFD 死区没处理好。加几级反相器延迟就搞定了，就是这么细微的地方。

1.2.2 压控振荡器（VCO）

VCO 是 PLL 的“心脏”。它把环路滤波器输出的控制电压，转化成对应的振荡频率。VCO 性能直接决定了整个 PLL 的带内噪声和带外噪声。为什么？因为 VCO 是 PLL 闭环之外唯一产生噪声的模块。

VCO 有几个关键指标，我列个表方便你对照：

指标	定义	对锁相环的影响
调谐增益 (KVCO)	控制电压每变化 1V，频率变化多少	增益越大，对控制电压噪声越敏感
相位噪声	偏离载波一定频偏处的噪声功率密度	决定带外噪声的上限
调谐范围	VCO 能覆盖的最低频到最高频	决定了 PLL 能锁定在哪个频段

你想想看，K_VCO 太大，意味着哪怕电源纹波有 1mV，频率变化也会很大。折中之道在于：用多个子带（Sub-band）来覆盖整个频段，每个子带内的 K_VCO 做小一点。这就是多频带 VCO 的思路，很多 5G 收发机里都在用。

1.2.3 分频器（Divider）

分频器是个看似简单，实则藏着不少坑的模块。它的任务是把 VCO 输出的高频信号降频，然后送回 PFD 去和参考信号比较。

• 分频比 N：决定了输出频率 F_out = N × F_ref。分频比越大，PLL 的带内相位噪声会越差（因为噪声会被放大 20logN dB）。
• 工作频率：分频器必须能跑在 VCO 的最高频率上。对于毫米波频段，前级分频器通常用 CML 结构，功耗很大。
• 可编程性：现代 PLL 大多用多模分频器（MMD），配合 Delta-Sigma 调制器实现小数分频。

1.3 PLL 系统框图

把这个流程画成图，就是下面这个样子。你看，从参考时钟进来，到 VCO 输出，再到分频后反馈回去，形成了一个闭环。方框之间的箭头就是信号流动的方向。

1.4 锁定过程简述

我经常跟团队说，PLL 的锁定过程就像用手去拽一个松了的橡皮筋。一开始，VCO 的频率可能偏差很大，PFD 检测到相位差后，电荷泵向上或向下拉电流，环路滤波器把这一串电流脉冲转换成平滑的控制电压，慢慢把 VCO 的频率往目标方向拉。

1. 频率捕获：VCO 频率快速接近目标频率，这个阶段主要靠 PFD 的鉴频功能。
2. 相位锁定：频率接近后，PFD 转为精细的鉴相，逐步减小相位误差。
3. 稳定跟踪：最终锁定在目标频率上，此时相位误差在一个很小的范围内波动（< 1ns 量级）。

锁定时间取决于环路带宽。带宽越宽，锁定越快，但带内的参考杂散和噪声也会更差。这是一个永恒的折中。