分频器类型：整数分频与小数分频

分频器是PLL里最基础，也最容易出坑的模块。你想想看，VCO出来的高频信号，必须经过分频才能和参考频率比较相位。分频比怎么选？整数还是小数？这里头门道不少。

我这些年调过的PLL，十有八九都用整数分频，简单、干净。但遇到频率步进要求很细的场景，整数分频就力不从心了——这时候小数分频上场。下面我把两种类型的原理、结构、优缺点拆开讲。

整数分频（Integer-N Divider）

整数分频，说白了就是计数器。VCO输出N个周期，分频器输出一个周期。分频比N是整数，比如2、4、8、16。实现方式有两种：异步计数器和同步计数器。

异步分频器

把多个D触发器级联，前一级输出做后一级时钟。优点在于功耗低、结构简单，适合高速场景。缺点嘛，每级触发器都有延迟，多个级联后相位噪声会累积。我记得有一回在28nm项目里，用了4级异步分频，结果VCO的相位噪声被分频器生生抬高了3dB。后来换了同步结构才压下去。

同步分频器

所有触发器共用VCO时钟，输出在同一个时钟沿跳变。输出抖动小，相位噪声干净。但功耗大，而且频率上限受触发器速度限制。我习惯在关键路径上先用异步预分频降低频率，后面再用同步计数器，这样性能和功耗能平衡。

// Verilog示例：整数分频器（同步，分频比N=5）
module integer_divider #(parameter N = 5) (
    input  clk,
    input  rst_n,
    output reg out
);
    reg [2:0] cnt;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            cnt  <= 0;
            out  <= 0;
        end else begin
            if (cnt == N-1) begin
                cnt <= 0;
                out <= ~out;
            end else begin
                cnt <= cnt + 1;
            end
        end
    end
endmodule

小数分频（Fractional-N Divider）

为什么要小数分频？很简单：你想要的输出频率和参考频率之间，分频比不是整数。比如参考26MHz，要输出2400.01MHz，分频比92.308…。整数分频只能做到92或93，频率误差巨大。小数分频通过动态切换分频比，让平均分频比等于目标小数。

结构上，小数分频器=多模分频器（Multi-Modulus Divider）+ ΣΔ调制器（Sigma-Delta Modulator）。多模分频器能按控制字在几个连续整数分频比之间切换（比如N、N+1、N+2）。ΣΔ调制器根据小数部分动态决定当前周期用哪个分频比。

工作原理

假设目标分频比N.F = 100.3。3/10的时间里用101，7/10的时间里用100，平均就是100.3。ΣΔ调制器负责把0.3这个分数用高频1位码流表示，每次输出0或1，决定分频比是100还是101。码流的频谱由ΣΔ的噪声整形决定。

// 伪代码：多模分频器控制
fraction = 0.3;
for each reference cycle:
    if (fraction > 0.5):
        divider = N+1;   // 101
        fraction = fraction - 0.5;
    else:
        divider = N;     // 100
        fraction = fraction + 0.5;
    // 实际使用ΣΔ调制器，避免极限环

整数 vs 小数：如何选择

直接上对比表，一目了然。

结构完整一览

下面这张图把整数和小数分频的核心结构放在一起对比，帮你建立整体认知。