2. 分频器基础：分频比的定义与整数分频器归纳总结

做PLL设计，一上来就得跟分频器打交道。说白了，分频器就是给高频信号“降速”的家伙。你在环路里设个分频比，VCO的输出频率除以这个数，才能跟参考频率做比较。分频比选多少，直接影响整个环路的性能。

我个人习惯，先把分频器的基础理清楚。今天咱们就聊聊分频比到底是什么，整数分频器有哪几种，各自优缺点在哪。嗯，内容不难，但搞懂了能避开不少坑。

2.1 分频比的定义

分频比N，定义很简单：

N = f_out / f_ref

其中f_out是VCO输出频率，f_ref是参考频率。比如你想让VCO输出2.4GHz，参考用100MHz，那N=24。这个N必须是整数吗？不一定，分数分频也能做到，但那是后面章节的事。这一章我们只聊整数分频。

分频比N直接影响PLL的锁定时间、带内相位噪声和参考杂散。N越大，锁定时间越长，带内相位噪声也越差——因为噪声会被N²放大。我刚开始做PLL时，为了省事直接选了个大N值，结果相位噪声惨不忍睹。后来才明白，折衷才是关键。

分频比 N	对锁定时间影响	对带内相位噪声影响	对参考杂散影响
小（如8~32）	快，因为环路带宽可以设得高	好，噪声放大倍数低	可能更差（受电荷泵匹配限制）
大（如128~1024）	慢，需要更小的环路带宽	差，20log(N)的噪声恶化	更好（分频后杂散被压制）

2.2 整数分频器的分类

整数分频器，根据实现方式分三类。我见过很多新手一上来就用异步计数器，结果时序问题卡了好久。咱们一个一个捋。

2.2.1 异步分频器（行波计数器）

最简单的做法。用D触发器级联，每个触发器输出接下一个的时钟。分频比是2的幂次，比如2、4、8、16……优点是电路面积小，功耗低。缺点是啥？每个触发器的输出都会引入延时，多个级联后，输出信号的占空比和相位抖动都变差。

我以前做过一个1.2GHz的PLL，偷懒用了行波计数器做64分频，结果输出波形抖得不行，锁相环根本锁不住。后来换成同步分频器才搞定。

2.2.2 同步分频器

所有触发器共用一个时钟。这样输出信号与时钟沿严格对齐，时序干净。但代价是功耗大——每个触发器都要在最高频率下翻转。另外，同步分频器可以实现任意整数分频比，不限于2的幂次。

实现方式主要有两种：

• 基于模N计数器：用加法器或减法器实现，当计数值达到N时复位。
• 基于状态机：直接用有限状态机产生所需分频波形。

2.2.3 多模分频器（Multi-Modulus Divider, MMD）

MMD是为了实现可编程整数分频。它由多个2/3分频单元级联而成，每个单元可以选择除2或者除3。通过控制字设置，可以实现任意整数分频比，范围通常从2^K到2^(K+1)-1（K是级联级数）。

MMD的优点是频率范围宽、可编程性强。缺点是功耗比同步分频器还高，而且输入到输出的延时会影响锁相环的稳定性。我遇到过一颗芯片，MMD的延时超过了半个参考周期，导致环路相位裕度不够，最后不得不重新设计。

2.3 整数分频器的核心参数

不管你用哪种分频器，设计时都得盯紧这几个参数：

参数	定义	典型影响
工作频率 (f_max)	分频器能正确工作的最高输入时钟频率	受工艺、负载和触发器速度限制
分频比范围	能实现的N值集合	异步只能2的幂；同步和MMD可任意
功耗	典型频率下的动态功耗	同步>MMD>异步（通常）
输出抖动 (jitter)	输出沿相对于理想位置的随机偏差	异步最差，同步最好
面积	版图占用	异步最小，MMD最大

2.4 整数分频器归纳总结

说到这，你应该对整数分频器有个整体认识了。我再做个简要对比：

• 异步分频器 – 适合对功耗和面积敏感、对时序要求不高的场景（比如低频附属电路）。
• 同步分频器 – 适合对相位噪声和抖动要求高的PLL，分频比固定或小范围可调。
• 多模分频器 – 适合频率合成器中需要宽范围可编程分频的场合，是整数N PLL的主流选择。

实际项目中，我见过很多人死磕一种架构。其实你想想看，分频器选型要跟电荷泵电流、环路带宽一并考虑。比如你选了个大分频比，却配了个小电荷泵电流，那锁定时间铁定拉胯。后面咱们会专门讲这个折衷优化案例。

下面这张图概括了整数分频器的分类和各自特点，方便你快速回忆。

好了，关于分频比定义和整数分频器的分类就这些。记住一点：没有最好的分频器，只有最适合你PLL架构的分频器。选型时多问问自己——我的分频比范围是多少？我对相位噪声有多敏感？功耗和面积哪个更紧？有了这些答案，你自然就知道该选哪种了。