第4章 数据相关抖动(DDJ)原理：码间干扰(ISI)与DCD导致的抖动机制

好了，我们开始讲DDJ。数据相关抖动，说白了就是跟之前发了什么数据有关系的抖动。为什么它会存在？我刚开始接触高速串行链路时，总觉得只要链路带宽够，信号就能完美传过去。直到有一次调试一个10Gbps的背板，眼图死活睁不开，才发现问题出在DDJ上。

DDJ主要由两兄弟引起：码间干扰（ISI）和占空比失真（DCD）。这两个家伙一个跟传输通道有关，一个跟信号本身有关。我们来一个一个拆开看。

4.1 码间干扰（ISI）导致的抖动

你想想看，一个数字信号从发送端到接收端，总要经过传输线、过孔、连接器这些物理通道。这些通道有带宽限制，有损耗。当信号跳变时，通道无法瞬间充放电到位，就会留下一个“尾巴”。这个尾巴会影响到后面的比特。

这就是ISI的核心机制：前一个比特的能量残留，干扰了当前比特的判断。

我记得在做一个DDR4项目时，发现写操作的眼图比读操作差很多。查来查去，发现是PCB上写信号的走线过长，导致高频分量衰减严重。数据0和1交替出现时，信号摆幅差异很大，产生严重的ISI。

具体来说，ISI对信号的影响表现为三种情况：

• 脉冲展宽：传输通道的群延迟特性导致不同频率成分到达时间不同。
• 幅度衰减：高频分量被通道衰减，使信号上升下降沿变缓。
• 过零点偏移：前一个比特的电压残留推高或拉低了当前比特的起始电平。

为什么会造成过零点偏移？我们看一个简单的例子。假设通道是一个单极点RC低通滤波器。当数据从0跳变到1时，电容开始充电。如果前一个比特是1，电容上已经存了一些电荷，那么从0到1的充电时间就会变短，过零点提前。反之，如果前一个比特是0，电容完全放空，充电时间变长，过零点延后。你看，这就是最直观的ISI机制。

4.2 占空比失真（DCD）导致的抖动

DCD没那么复杂，但常常被忽略。它分两种：

1. 对称性DCD：时钟或数据的占空比不是50%。比如高电平持续时间55%，低电平45%。
2. 非对称性DCD：上升沿和下降沿的速率不同。上升沿慢、下降沿快，会导致过零点偏移。

DCD本质上是一种确定性抖动，它与数据是否随机无关，只跟信号本身的偏置或驱动能力有关。一旦发送端的PLL输出占空比偏了，或者输出Buffer的上拉下拉不匹配，DCD就产生了。

我有个印象很深的案例。某次做12.5Gbps系统联调，发现时钟恢复（CDR）老是锁定不稳。用示波器看抖动分解，DDJ分量异常大。进一步分析发现，发送端PLL的占空比校正电路没有打开，产生了约2%的占空比失真。占空比偏离1%，对应的峰值抖动大约是0.01UI。看上去不大，但对于高速系统，那一点点就足以让误码率从天眼变成地獄。

4.3 ISI与DCD的对比

实际工程中，最棘手的是ISI+DCD同时存在。我曾经调试过一个28Gbps的PAM4项目，ISI和DCD叠加后，眼图中心完全闭合。先调DCD，把占空比修到50%，再上均衡处理ISI，最后才把误码率从1e-4拉到1e-12。如果没分清楚主次，盲目调均衡，就是白费力气。

4.4 如何观察和测量DDJ

测量DDJ并不难，关键是用对工具和方法。我个人推荐以下流程：

1. 眼图观察：先用实时示波器看眼图交叉点宽度和分布。交叉点宽度大，说明DDJ严重。
2. 抖动分解：用抖动分析软件（如Keysight的N1000A或Tektronix的DSA8300）分离出DDJ分量。
3. 码型扫测：分别使用PRBS7、PRBS15、PRBS31，对比DDJ的变化。ISI主导时，PRBS31的DDJ会比PRBS7大很多。
4. 频谱诊断：看抖动频谱。DCD会在1/2符号率处出现一个尖峰；ISI会在低频段有隆起。

好了，这就是DDJ的核心机制。ISI和DCD一个跟通道有关，一个跟驱动有关。理解它们的区别，才能对症下药。记住一个原则：先修DCD，再治ISI。DCD通常可以通过调整发送端参数快速收敛，而ISI往往需要动通道设计或均衡算法。把顺序搞反了，调试起来事倍功半。