1. 高速差分信号基础：LVPECL与CML简介

做高速数字设计这些年，我打交道最多的两类差分逻辑就是LVPECL和CML。说实话，第一次接触它们时也被那些电平标准搞得头大。但只要你吃透了这两个基础，后面端接网络怎么算、怎么仿，都会顺很多。

1.1 为什么是差分信号？

单端信号在Gbps级别几乎没法用。共模噪声、地弹、串扰……随便一个就能让眼图闭合。差分信号就不一样了——你想想看，两根线走同样的路径，外界干扰被当成共模噪声，接收器只关心差值，噪声自己抵消了。

我在项目里遇到过好几次，板级信号速率超过5 Gbps时，用单端根本打不开眼图，换成差分LVPECL立马就过了。这不是玄学，是物理。

1.2 LVPECL 那点事儿

LVPECL——低压正发射极耦合逻辑。老PECL的3.3V低压版。内部核心是差分对，带着恒流源和射极跟随器输出。它的输出特性有点像射极开路，实际使用时必须给直流偏置路径。

曾经有个同事，第一次用LVPECL驱动CMOS输入，直接把芯片烧了。为什么？因为LVPECL输出不能直接到高阻，必须端接。我后来给新同事讲课时最强调的就是：LVPECL输出端不许开路。

LVPECL典型电平参数（3.3V供电）

参数	最小值	典型值	最大值	单位
输出高电平 VOH	VCC-1.02	VCC-0.88	VCC-0.81	V
输出低电平 VOL	VCC-1.81	VCC-1.68	VCC-1.62	V
输出电压摆幅	600	800	1000	mV
输出共模电压	VCC-1.42	VCC-1.30	VCC-1.21	V
差分输出阻抗	—	100	—	Ω

1.3 CML 的另一面

CML——电流模式逻辑。它和LVPECL很像，都是差分对加恒流源。差别在于输出级：CML输出是开路漏极，内部晶体管漏极直接输出，外部必须接上拉到VCC。

说白了，CML的电流直接流到输出端，经过负载电阻产生电压。它的摆幅通常更小，功耗也更低。很多25 Gbps以上的串行链路都用CML，比如PCIe Gen5、100G以太网。

CML典型电平参数（3.3V供电）

参数	含义	典型值	单位
单端输出摆幅	单端对地峰峰值	400	mV
差分输出摆幅	Vp-Vn	800	mV
输出共模电压	VCC − I*RLoad/2	VCC-0.2	V
输出阻抗（单端）	通常嵌入式端接	50	Ω

我记得有一回做28 Gbps背板仿真，CML输出端接了50Ω到VCC，结果因为对端是LVPECL输入，共模差太多了，数据全错。后来明白，两个逻辑不能直连，必须加电容隔离再加偏置。

1.4 LVPECL vs CML：关键差异

我把它们放在一起对比，你一目了然：

对比项	LVPECL	CML
输出结构	射极跟随器	开路漏极
输出共模	VCC−1.3V（典型）	VCC−0.2V（典型）
摆幅	600~1000mV	400~800mV
功耗	较高（恒流源约14~20mA）	较低（恒流源约8~16mA）
端接要求	必须到VCC−2V或对地	必须上拉到VCC
最高速率	一般到~10Gbps	可到56Gbps+
常见领域	时钟分配、中速串行	高速SerDes、光模块

你可能会问，既然CML更快为什么不全用？嗯，因为LVPECL的共模电平更适合直接驱动某些逻辑，而且抖动特性也还行。但到了56Gbps以上，LVPECL功耗线性上升，CML就成了唯一选择。

1.5 章节知识图谱

下面这张图帮你理清LVPECL和CML在高速差分信号体系中的位置，以及后续章节的关联：

1.6 一些实用经验

做仿真前，你得知道两件事：

1. 直流偏置必须准确 – 不管是LVPECL还是CML，端接网络一定要保证输出共模在工作范围内。我建议先用DC仿真看一眼工作点，再跑瞬态。
2. 交流耦合不是万能药 – 交流耦合可以消除共模差，但会引入低频截止。如果数据流中有长连0/1，基线漂移会让你眼图惨不忍睹。我吃过这个亏。

好了，这一章先聊到这儿。你把LVPECL和CML的基本特性和区别搞清楚，后面2到5章会逐个讲它们的端接网络拓扑怎么算、怎么仿。准备好了就跟上。