3. LVPECL 电气特性详解
做高速信号设计，LVPECL 是绕不开的一种接口。我当年第一次接触它，光看数据手册上的电平参数就晕了半天。什么 VOH、VOL、VBB，还有那一堆共模范围——实际上理解了它的本质，这东西挺简单的。
说白了，LVPECL 就是一个射极跟随器输出。它的核心特点就两个：快，而且稳。它的上升时间可以做到百皮秒级别，驱动能力也强，能轻松 push 50Ω 传输线。
但要想用好它，你必须把这几个电气特性吃透。不然，等你板子打回来，眼图是闭的，那才叫头疼。
3.1 输出电平：VOH 和 VOL 是门牌号
LVPECL 的输出电平是差分对，两个输出端互为反相。咱们先记住最常用的那个“典型值”，以 3.3V 供电为例：
VOH = VCC - 0.9V (典型值)
VOL = VCC - 1.7V (典型值)
单端摆幅 = VOH - VOL = 0.8V (典型值)算一下：供电 3.3V 时，VOH 就是 2.4V，VOL 就是 1.6V。单端摆动 0.8V。这个摆幅比 CML 大，比 LVDS 也大，所以 LVPECL 的信噪比天生就好一些。
我记得有个项目，客户非要让 LVPECL 信号跨过几十厘米长的背板。我看了一下他们的端接——直接用的纯电阻到地，没分压。结果接收端电平完全错位，信号连门限都没过。
所以我要强调：LVPECL 的单端直流电平大约在 VCC-1.3V 附近（也就是 VOH 和 VOL 的中点）。你端接的时候，一定要把这个偏置算进去。
输出电平速记口诀：
- 单端摆幅 = 0.8V
- 差分摆幅 = 1.6V
- 共模电平 ≈ VCC - 1.3V
- VOH 不低于 VCC - 1.0V
- VOL 不高于 VCC - 1.6V
3.2 共模电压范围：接收器的“舒适区”
共模电压，就是两个差分信号的直流平均电平。LVPECL 的接收器输入端有一个共模范围，超出这个范围，接收器的眼图就会塌掉。
以 MC100EP16 为例，典型共模输入范围是 VCC - 1.2V 到 VCC - 0.3V。也就是说，你的共模电平最好落在 2.1V 到 3.0V 之间（VCC=3.3V）。
为什么有时候 LVPECL 信号经过一段长线后，眼图就变形了？有一个常见原因是共模漂移。长线对地有寄生电容，脉冲信号过来，高频分量被衰减，直流平衡被破坏，共模点就漂了。
我一般建议：如果走线超过 5 英寸，最好在接收端加一个共模偏置电阻网络。用 100Ω 上拉到 VCC（也有用 VBB 引脚的），再用 100Ω 下拉到 GND，形成 Thevenin 等效 50Ω 到 VCC-1.3V 的端接。说白了，就是给信号补一个稳定的直流参考。
避坑指南：
我见过有人直接用一根 50Ω 电阻从接收端拉到地，觉得能匹配 50Ω 线。其结果就是：直流偏置被拉到地，接收器根本识别不了信号。LVPECL 是电流型输出，不是线性驱动，端接必须同时提供直流路径和交流匹配。
3.3 驱动能力：为什么 LVPECL 能推长线
LVPECL 的输出级是一对射极跟随器。它的等效输出阻抗很低——通常 < 5Ω。
这意味着它能直接驱动 50Ω 或 100Ω 差分传输线，不需要额外的驱动器。
对比一下：
| 指标 | LVPECL | CML | LVDS |
|---|---|---|---|
| 输出阻抗 (Ω) | < 5 | 50 | ~10 |
| 驱动电流 (mA) | ~14 | 16 | 3.5 |
| 单端摆幅 (V) | 0.8 | 0.4 | 0.35 |
| 共模电平 (V) | VCC-1.3 | VCC-0.2 | 1.2 |
你想想看，LVDS 需要 100Ω 端接来保证信号质量，而且驱动电流只有 3.5mA，根本推不动长的 PCB 走线，更别说背板了。而 LVPECL 用两倍的电流，换来更大的摆幅和更低的输出阻抗，所以在长线损耗和 EMI 控制上都有优势。
但是——凡事都有但是——LVPECL 的功耗是 LVDS 的 4 倍左右。有些低功耗场景不能选它。
重要提醒：
驱动能力和摆幅是正相关的，但带宽和摆幅是反相关的。如果驱动电流太大，输出级的寄生电容就会变大，上升时间反而会拖慢。挑选器件时，不能只看“能驱动”，还要看 dataseet 里的上升时间指标。
3.4 上升/下降时间：这是眼图好看不好看的关键
LVPECL 的上升时间通常能做到 200ps 以下（20%-80%）。像 ON Semi 的 NB4L52 系列，tr/tf 标称 150ps。
这个速度非常快。说白了，你板上一个焊盘的寄生电容就可能导致波形变圆。但我曾经测过一个板子，用的早期 LVPECL 器件，上升时间标 500ps，但接上示波器一看，波形已经变成梯形了。后来发现 PCB 走线的过孔太多，每过一个过孔，上升时间就增加 50ps 左右。
关于上升/下降时间，有几个点你设计时必须注意：
- 上升时间越短，信号的高频分量越大。3dB 带宽大约等于 0.35 / tr。如果 tr=150ps，那么 bandwidth ≈ 2.33GHz。你的传输线损耗在这个频点必须可控。
- 上升时间不对称（tr ≠ tf）会导致抖动。尤其是长线传输时，占空比失真会越来越严重。
- 端接不好，反射波会叠加在边沿上，产生“台阶”。我在一个 10Gbps 的 LVPECL 链路上就见过这种台阶，测出来是 100ps 后的负反射。
实战清单：
- 查选器件：确认 tr/tf 是否满足你的数据速率要求。一般 tr < 0.7 × UI 即可。
- 控走线：TR 尽量短，过孔尽量少。
- 看损耗：使用叠层设计控制板材损耗。
- 仿真的话，把 rise/fall time 设成器件 datasheet 标称值的 80%（留余量）。
3.5 小结：这些参数怎么用？
我在仿真时，一般会建立三个检查点：
- 直流检查：用 SPICE 的 .op 求各节点直流电压，确认 VOH、VOL 落在我设定的共模范围里。
- 交流检查：用 S 参数仿真看传输线插损，确认 0.35/tr 频率点的插损小于 3dB。
- 瞬态检查：给受控源设置与器件相符的 tr/tf，看眼图是否张开，看过冲是否超过 VCC+0.3V。
嗯，搞懂 LVPECL 的电气特性，后面的传输线仿真才有意义。不然，你设错了负载，仿出来的结果根本不能用。