终端匹配原理
终端匹配这件事，说白了就是让信号在传输线末端“安静地消失”，而不是反弹回来搞事情。我做高速设计头几年，曾经在一个10Gbps的LVPECL链路上偷懒没加匹配，结果眼图关得跟鬼一样——嗯，从那以后我再也不敢小看这几个电阻了。
这一节咱们把LVPECL和CML的匹配原理掰开揉碎。你想想看，这两种差分信号的直流共模电压和摆幅都不一样，匹配方式自然也不同。LVPECL讲究的是戴维南等效，CML则是简单的上拉匹配。
为什么需要终端匹配？
信号从驱动端发出，沿着传输线跑到接收端。如果接收端阻抗不连续，一部分能量就会反射回去。反射回来的信号叠加在原信号上，轻则振铃，重则误码。
- 消除反射：匹配电阻让终端阻抗等于传输线特性阻抗（通常是50Ω或100Ω差模）。
- 提供直流偏置：LVPECL和CML都需要特定的共模电压才能正常工作。
- 吸收功率：尤其CML，它的输出级是开漏结构，必须靠上拉电阻提供电流通路。
匹配的核心目标：
① 阻抗连续性（消除反射）
② 偏置电压正确（保证接收窗口）
③ 直流回路完整（对CML尤其关键）
LVPECL的戴维南等效匹配
LVPECL的标准输出阻抗是7Ω左右，但为了匹配50Ω传输线，需要在接收端再加一个匹配网络。常见做法是用两个电阻构成戴维南等效电路，同时提供偏置电压。
原理推导
假设VCC=3.3V，LVPECL接收端需要的共模电压大约是VCC-1.3V=2.0V。我们用一个上拉电阻R1到VCC，一个下拉电阻R2到GND，让并联后的等效电阻等于50Ω，同时分压点电压刚好是2.0V。
- 并联等效：R1//R2 = 50Ω
- 分压点：VCC × R2/(R1+R2) = 2.0V
解方程组：R1≈82Ω，R2≈130Ω。这是我常用的贴片电阻组合，实际项目中我会选1%精度。
// 戴维南电阻计算示例
已知：VCC=3.3V，Vterm=2.0V，Z0=50Ω
R1 = Z0 * VCC / (VCC - Vterm) = 50 * 3.3 / 1.3 ≈ 126.9Ω → 选130Ω
R2 = Z0 * VCC / Vterm = 50 * 3.3 / 2.0 = 82.5Ω → 选82Ω个人习惯：LVPECL的戴维南匹配我习惯用130Ω和82Ω，但实际要看VCC。如果VCC=2.5V，共模电压变成了1.2V，电阻值需要重新算。我曾经在一个项目里直接照搬3.3V的设计到2.5V，结果眼图一团糟——后来才发现是偏置偏了。
差分对匹配
对于差分LVPECL，每根线各做一个戴维南网络到地。注意两个网络完全对称，否则共模噪声会转成差模干扰。我见过有人图省事只在差分对之间跨一个100Ω电阻，结果直流偏置完全不对，接收器直接饱和。
CML的50Ω上拉匹配
CML的输出级是开漏结构，内部只有下管电流源。它需要外接上拉电阻到VCC，才能把电流转换成电压摆幅。这个上拉电阻同时也是终端匹配电阻。
- 单端上拉：每根线上拉50Ω到VCC（或者到VTT=VCC-2V，取决于芯片规格）。
- 差模匹配：差分对之间可以看作两个50Ω上拉并联，差模阻抗100Ω。
电压摆幅计算
典型CML输出电流是16mA。上拉电阻50Ω，则单端摆幅为I×R=16mA×50Ω=800mV。差分摆幅就是1.6V。但注意共模电压是VCC - 0.8V（因为输出高电平时电流流过50Ω电阻产生压降）。
注意：CML的匹配拓扑非常依赖供电。有些CML芯片要求VTT=VCC-2V，这时需要用另一个电源轨。我曾在一个项目里把VTT直接连到VCC，结果输出共模电平不对，接收端直接误码——后来查手册才发现VTT需要独立稳压。
AC耦合电容
CML链路经常在匹配电阻后面串一个电容，用于隔离直流偏置。比如驱动端用50Ω上拉到VCC，接收端再用50Ω下拉到GND，中间靠电容传送交流。这样两端的直流电平可以不同，还不影响信号质量。我建议电容值选0.1μF左右，过小会衰减低频分量。
两种匹配方式的对比
| 特性 | LVPECL戴维南匹配 | CML上拉匹配 |
|---|---|---|
| 匹配电阻个数 | 每线2个（共4个） | 每线1个（共2个） |
| 共模电压 | 由分压网络决定 | VCC - I/2 × R |
| 功耗 | 较高，持续直流电流 | 中等，电流随信号变化 |
| 适用速率 | 通常<5Gbps | 可达10Gbps以上 |
| 设计灵活性 | 需精确计算电阻比 | 需匹配VTT电源 |
匹配电路结构图
下面这张图我画了LVPECL和CML的典型匹配拓扑，方便你对比。
实际布局注意事项
匹配电阻不是随便往板子上一摆就行。我踩过不少坑，给你几条实用的建议：
- 电阻靠近接收端：匹配网络必须放在接收器引脚附近，离得越远反射越严重。理想情况是电阻到引脚走线小于5mm。
- 地回路要短：下拉电阻到地平面的过孔要低电感，最好放两个过孔并联。否则高频回流通路阻抗一大，匹配效果打折。
- 差分对等长：LVPECL的两条线电阻网络必须对称，否则共模转差模。我曾经在差分对上走线差3mm，结果误码率直接到1e-6。
- 电阻精度：戴维南匹配的电阻选1%或更高精度。5%的电阻会导致偏置电压偏差几十mV，对于LVPECL的接收窗口（通常200mV）来说已经不可接受了。
我的实战经验：在10Gbps以上的CML链路里，我甚至会改用0201封装电阻来减小寄生电感。匹配电阻本身的寄生电感如果太大，高频时等效阻抗会漂移——说白了，50Ω电阻在10GHz时可能变成60Ω。这时候就得考虑用电阻阵列或者薄膜工艺的精密网络了。
好了，匹配原理就这些。你只要记住：LVPECL靠戴维南分压产生偏置，CML靠上拉电阻到电源。两种方式各有千秋，但核心都是让信号线在接收端“看到”正确的阻抗和电压。下次调试误码时，先拿万用表测一下匹配电阻两端的直流电压，往往能快速定位问题。