📚 课程目录第4章端接电阻匹配原理 - 戴维南等效、差分阻抗匹配

端接电阻匹配原理 —— 戴维南等效与差分阻抗匹配

做高速信号这么多年，我遇到最多的返修案例就是端接没做好。说白了，LVPECL 和 CML 这两种差分协议的端接要求完全不同，很多新手拿一个电阻网络就往上怼，结果眼图张不开、抖动超标。这一章我们就把端接电阻匹配的原理掰开揉碎，重点讲戴维南等效怎么用，差分阻抗怎么算。

为什么端接这么重要？

差分信号的传输线末端如果不匹配，反射会叠加到信号上。反射系数公式大家都会背：Γ = (Z_L - Z₀) / (Z_L + Z₀)。当负载阻抗 Z_L 不等于传输线特性阻抗 Z₀ 时，反射就来了。对于 LVPECL 和 CML，反射会直接把共模偏置电压砸偏，甚至导致接收器误判。我记得有次调试一块 10Gbps 的板子，眼图塌得只剩一半，最后发现就是端接电阻误差 5% 造成的。

LVPECL 与 CML 端接关键参数对比
参数	LVPECL（3.3V）	CML（无 AC 耦合）
输出共模电压	V_CC - 1.3V ≈ 2.0V	V_CC - 0.4V ≈ 2.9V
单端摆幅	约 800 mV	约 400–600 mV
差分负载阻抗	100 Ω（典型）	100 Ω（典型）
端接网络形式	戴维南等效到 V_CC/GND	通常直接拉至 V_CC 或 GND
端接对共模的依赖	高（需要偏置电流路径）	低（推挽/电流模）

戴维南等效：把复杂网络简化成两颗电阻

LVPECL 输出级是射极跟随器，需要一条直流偏置电流路径。芯片手册常常只告诉你“端接对地 50 Ω”，但实际上内部结构要求端接网络同时提供共模电压。这时候戴维南等效就派上用场了。

个人习惯的做法是：先确定目标共模电压 V_CM，再计算两个电阻 R1（上拉到 V_CC）和 R2（下拉到 GND），使得它们的戴维南等效电阻等于传输线特性阻抗的一半（单端 50 Ω），同时戴维南等效电压等于 V_CM。公式很简单：

R_TH = (R1 × R2) / (R1 + R2)  = 50 Ω
V_TH = V_CC × R2 / (R1 + R2) = 目标 V_CM

解这个方程组：
R2 = 50 × V_CC / (V_CC - V_CM)
R1 = 50 × R2 / (R2 - 50)

举个例子，3.3V 的 LVPECL，目标 V_CM ≈ 2.0V：
R2 = 50 × 3.3 / (3.3 - 2.0) ≈ 126.9 Ω，取 127 Ω。
R1 = 50 × 127 / (127 - 50) ≈ 82.5 Ω，取 82.5 Ω。

关键理解：戴维南等效电阻 50 Ω 保证了单端阻抗匹配；戴维南等效电压 2.0V 给射随器提供了正确的偏置。两个条件缺一不可。

我的经验：实际选电阻时，我会用 1% 精度的 0805 或 0603 封装。曾经在 28Gbps 项目里用 5% 的电阻，戴维南等效电压偏差了 0.15V，结果共模抑制比直接跪了。

CML 端接：简单但容易踩坑

CML 的端接比 LVPECL 简单得多——它的输出级是电流源驱动，对地阻抗极高，可以直接在接收端并一个 100 Ω 差分电阻（或者每个单端对 V_CC 拉 50 Ω）。但我见过很多人把 CML 的端接和 LVPECL 搞混，在 CML 接收端也做了戴维南等效网络，白白增加了损耗。

注意：CML 的共模电压由输出级自身设定，端接网络只需要提供差分阻抗匹配，不需要额外提供偏置。唯一的例外是 AC 耦合之后，接收端才需要恢复共模偏置，但那已经不是端接电阻的活了。

差分阻抗匹配的归纳总结

我把实践中遇到的几种差分协议端接方式整理成一个核对清单：

判断输出类型：LVPECL 必须戴维南等效；CML 直接 100 Ω 差分端接即可。
计算单端阻抗：差分 100 Ω 系统，每根线对参考平面阻抗 50 Ω。
考虑共模电流路径：LVPECL 不能只用一颗跨接电阻，必须提供到电源和地的直流通路。
验证功率耗散：LVPECL 的端接电阻会有直流电流通过（约 14 mA 到 GND），电阻封装要选够功率（通常 1/10W 以上）。
差分走线对称：端接电阻尽量靠近接收器引脚，等长等距，避免产生共模到差模的转换。

我曾经踩过的坑：有个 12.5Gbps 的背板项目，端接电阻用了一排 0402 封装，距离接收器焊盘有 5mm 的走线。结果每根线之间的时延差带来了 2ps 的 skew，直方图上的确定性抖动直接翻倍。后来把电阻紧贴 BGA 焊盘放置，问题才解决。

手算实例与仿真验证

纸上谈兵没有用，我们拿一个 3.3V LVPECL 的完整端接网络来算一遍。

已知条件：V_CC = 3.3V，单端 Z₀ = 50 Ω，目标 V_CM = 2.0V。

计算 R1、R2：
R2 = 50 × 3.3 / (3.3 - 2.0) ≈ 126.9 Ω，取 127 Ω。
R1 = 50 × 127 / (127 - 50) ≈ 82.5 Ω，取 82.5 Ω。

戴维南等效电阻 R_TH = 82.5 // 127 ≈ 50.0 Ω ✅。
戴维南等效电压 V_TH = 3.3 × 127 / (82.5 + 127) ≈ 2.00V ✅。

实际项目中我会用 HyperLynx 或 ADS 仿真端接后的眼图。这里给个小片段——在 IBIS 模型里加上端接网络，看看反射：

* Simplified SPICE net for LVPECL termination
R1 IN+ VCC 82.5
R2 IN+ 0 127
R3 IN- VCC 82.5
R4 IN- 0 127
.TRAN 0.01n 5n
* Probe at IN+, IN-

仿真结果应该显示上过冲小于 5%，下过冲小于 3%。如果超过这个范围，检查 PCB 走线特性阻抗是否准确，或者电阻值是否偏离。

重点再强调一次：端接不匹配最直接的症状是眼图交叉点上移和下移不对称。LVPECL 的共模偏移会导致接收器的阈值跟着跑，误码率指数级上升。你想，一个 50 mV 的眼高塌到 30 mV，接收机还能不能工作？

嗯，这一章的内容其实很朴实，但每次调试高速链路，端接电阻一定是第一检查项。我建议你养成一个习惯：画原理图时就把戴维南等效计算写在旁边，或者建一个 Excel 表自动算。下次遇到 2.5V 或者 1.8V 的 LVPECL，改个数字就能出结果，省时省力。