屏蔽设计基础理论归纳总结
这一章，我们聊聊屏蔽设计的底牌。
很多人觉得屏蔽嘛，就是把电路包个金属盒子。嗯，这话只说对了一半。包个盒子容易，但包得好不好，抗不抗干扰，那就是另一回事了。我见过不少产品，铁壳子做得挺厚实，结果EMC测试还是一塌糊涂。为什么？说白了，没搞明白屏蔽到底在屏蔽什么。
1. 屏蔽的两种基本机制
屏蔽效果取决于两个因素：反射损耗和吸收损耗。这俩概念你得吃透。
- 反射损耗（R）：当电磁波从空气打到金属表面，阻抗不匹配，一部分能量被反射回去。频率越低，反射损耗越大。我在调试一个12GHz的JESD204B链路时发现，低频段的反射反而成了问题，这个后面会讲。
- 吸收损耗（A）：电磁波进入金属后，能量被涡流消耗。频率越高，趋肤深度越浅，吸收损耗越大。
我习惯用一个简单的公式来估算屏蔽效能：
SE(dB) = R(dB) + A(dB) + B(dB)
其中B是多次反射修正因子。
当A > 10dB时，B可以忽略。2. 趋肤深度——高频屏蔽的命门
为什么频率高了屏蔽反而难做？因为电流被挤到表面了。
| 频率 | 铜的趋肤深度 | 备注 |
|---|---|---|
| 1 MHz | 约66 µm | 普通铜箔足够 |
| 100 MHz | 约6.6 µm | 薄镀层也行 |
| 1 GHz | 约2.1 µm | 必须考虑表面处理 |
| 10 GHz（JESD204B高速率） | 约0.66 µm | 任何氧化、划痕都是风险 |
你看看10GHz那行，趋肤深度不到1微米。这意味着什么？你屏蔽盒内壁有一点氧化，有指纹印，甚至镀层不均匀，都会让屏蔽效能急剧下降。我曾经遇到过一批机箱，实验室测试全过，量产后有大概5%的板子眼图闭合。最后查出来，是机箱安装时的拉丝工艺破坏了内壁的镀层。
3. 屏蔽效能与频率的关系
给你一张图，你能看出不同屏蔽材料的适用频率范围：
你可以看到，JESD204B链路（6-12.5Gbps的基频，加上谐波轻松到20GHz以上）对屏蔽的要求主要落在吸收损耗区和缝隙处理上。反射损耗在高频段反而帮不上太大忙。
4. 屏蔽技术的三大分类
实战中我习惯把屏蔽技术分为三类，分别应对不同的干扰路径：
- 屏蔽体设计：整机外壳、模块屏蔽盒。关键是材料选择、厚度、表面处理、接缝处的搭接电阻。
- 缝隙与开孔处理：通风孔、连接器开口、按键缝隙。这些地方是屏蔽效能的薄弱点，必须用导电衬垫或波导截止设计来补救。
- 线缆与连接器屏蔽：JESD204B的差分对走线屏蔽、同轴连接器的360°接地。这是最容易被忽视的一块。
5. 屏蔽效能估算——你不需要精确，但你要有感觉
很多人喜欢算得很细，我觉得实际意义不大。为什么？因为屏蔽体的真正效果受装配公差、接触电阻、甚至螺丝拧紧力矩的影响，和理论值差个10-20dB都是正常的。
我建议你记住下面这张速查表就够了：
| 屏蔽结构 | 典型电感(nH) | 1GHz时屏蔽效能(大致) | 10GHz时屏蔽效能 |
|---|---|---|---|
| 完整金属盒，无缝隙 | <1 | >60dB | >40dB |
| 有接缝，无衬垫 | 5-10 | 30-40dB | 15-20dB |
| 有接缝，加导电衬垫 | 1-3 | 45-55dB | 25-35dB |
| 开有通风孔(半径>λ/20) | 2-5 | 35-45dB | 10-20dB |
你看，从1GHz到10GHz，同样的结构屏蔽效能会掉15-20dB。这就是为什么JESD204B的屏蔽比低速接口难做得多。
6. 屏蔽设计实战中的常见坑
最后，跟你分享几个我在项目中踩过的坑，希望能帮你省点改板时间。
- 坑一：屏蔽盒接地不良——屏蔽盒必须低阻抗接地，最好是360°搭接。单点接地在高频下没用。
- 坑二：开孔尺寸过大——记住，任何开孔的最大尺寸要小于λ/20。对于12GHz的信号，λ≈25mm，也就是说开孔不能大于1.25mm。通风孔必须用波导截止的方法设计。
- 坑三：衬垫选型不当——导电橡胶在高频下性能很差。我建议JESD204B链路使用金属指簧或导电织物衬垫，不要用导电橡胶。
- 坑四：不重视安装力矩——我曾经发现一批屏蔽盒的被测屏蔽效能比设计值低了15dB，最后查出来是生产线上工人没按要求打螺丝力矩。这事后来成了我们产线的SOP之一。
好了，这一章的基础理论就这些。听起来可能有点抽象，但记住一句话：屏蔽做的不是墙，而是路。想要JESD204B链路抗扰好，你得给干扰电流铺一条低阻抗的回流路，把它老老实实关在盒子里。下一层——不对，是后面的章节，我们会具体把这些理论用到实际的JESD204B链路上。